Other Parts Discussed in Thread: TPS62872
- 器件型号：TPS62872
尊敬的 TI 团队：
我在当前设计中使用 TPS62872、并且遇到了 PG 引脚在 DVS 事件期间变为低电平的问题。 最初、我尝试通过将 CONTROL3 寄存器中的 PGBLNKDVS 位设置为 1 来解决该问题。 但是、这并没有解决问题。
在重新测试数据表后、我发现语句“... DVS 时间已过去 、PG 再次反映窗口比较器的输出。“ 这是否意味着 PGBLNKDVS 功能仅在内部计算的电压转换周期内有效？ 此外、如何定义该“DVS 时间“？ 它是使用下面的理想公式计算得出的吗？
TDVS_TIME =|(VSETinit - VSETdesired)|/ VRAMP、
其中、VSETinit 和 VSETdesired 对应于 VSET 寄存器设置、VRAMP 由 CONTROL1 寄存器[1：0]位设置。
我的假设是系统在 PSM 模式下运行、这会导致外部测量的 DVS 转换时间明显长于器件内部计算的消隐时间。 以下是我的 DVS 设置和测量：
- VSETinit = 10000010b (Vout = 400mV + 130 x 5mV = 1050mV)
- VSETdesired = 01010110b (Vout = 400mV + 86 x 5mV = 830mV)
- VRAMP =µs (1.25mV/μ s)
从示波器捕获中可以看出、测量的 DVS 转换大约需要 252µs。 不过、当电压仍在下降时、PG 引脚在 209µs 附近变为低电平。 该行为的解释如下：内部 PG 消隐逻辑使用的理想 DVS 时间计算为 (1050mV - 830mV)/ 1.25mV/µs μ s = 176µs 。 这个 176µs 周期结束后、PG 电路再次变为活动状态并参考新的目标电压。 此时实际输出电压仍然远高于 830mV、因此会检测到过压情况。 经过 PG 抗尖峰脉冲时间（通常为 40µs） 后）后、PG 引脚会被拉至低电平 (176µs + 40µs≈216µs)、这与我的测量结果一致。
您能否确认我的假设是否正确？ 此外、是否有任何可用的解决方案可以解决此问题？ 由于会产生额外的功耗、我更倾向于避免使用强制 PWM (FPWM) 模式。
感谢您的支持。 我期待着你的指导。
Roger
