[参考译文] TPS650864：GPOx 上的意外压降（TPS6508640RSKR 电源时序问题）

通过多个调试步骤、我已确定此问题与此相关 CTL1 。

降至最低 CTL1 到 GND 、所有输出引脚和电源波形都恢复正常运行。 然而、如果 CTL1 被强制为低电平、I 将无法再使用 LDOA1、BUCK6 和 VTT 、由 CTL1 控制。

是否有任何简单或推荐的解决方案可以在不禁用这些电源轨的情况下解决此问题？

我在这个论坛上看到了一个类似的案例、用户通过拉取解决了问题 CTL5 连接至 GND 而是从外部为所有 VTT 相关电源轨供电。 但是、在这种方法中、将 CTL5 连接到 GND 意味着放弃所有与 VTT 相关的输出。

在我的情况下、我不能牺牲 CTL1 控制的电源轨、包括在内 LDOA1、BUCK6 和 VTT 。

因此、我希望获得有关正确配置的指导 CTL1 、我非常希望获得准确的参考电路或推荐的原理图配置、以便正确地执行 CTL1 操作。

您能否针对这种情况提出正确的解决方案或最佳实践建议？

（作为参考，我遵循了 TI 的检查清单和设计建议、包括功率测量和指定的 DCAP 电容值。）

您好、sy、  

感谢您在 E2E 上联系我们。  

CTL1 是否连接到与当前原理图中 CTL3 相同的电源？  
您能解释一下 CTL1 的来源是什么吗？

如果可以、您是否能够发送系统原理图、以便我更好地理解？
 如果您担心隐私问题、您可以通过私人消息联系我或直接通过 s-lao@ti.com 发送电子邮件。  

此致、
Sarah

您好、Sarah：

幸会。

在原理图中、 CTL1 和 CTL3 连接到同一电源 并且它们的电源连接到 LDO3P3 。

我刚刚将您请求的原理图以及其他支持材料发送到您的电子邮件地址 ( s-lao@ti.com )。

如果您需要更多信息、请随时告知我。

非常感谢。

此致、
Sy Kwon

(  对于您的基准、连接到的上拉电阻器 CTL1、CTL3 和 CTL5 原始特征 10kΩ 但它们已更改为 100kΩ 。 )

您好、SY、  

谢谢、我收到了您的电子邮件。  
请允许我在 3-5 天内进行审核。  

如果我有任何反馈、意见或问题、我将予以答复。  

此致、
Sarah

您好、Sara、

你有一个好日子吗?
我有一个问题,所以我要求回答。

我写这封信是为了跟进、因为尽管商定的时间已经过去、但我尚未收到答复。 如果您能提供当前状态的最新信息、我将不胜感激。 如果此事尚未取得最后结果、请你告诉我进展有多远、我将不胜感激。

我期待着你的答复。

感谢您关注此问题。

此致、
sykwon

您好：SY Kwon、  

我对这里的延误深表歉意。 我希望你做得很好,感谢你的耐心。

我一直在研究这个问题、但没有注意到您发送的原理图存在任何未决问题。  

您能否帮助回答一些问题 、以便我们在此处帮助确定根本原因：

• 这是在多个板上发生的吗？ 如果更换电路板上的 IC、问题是否仍然存在？
• 能够隔离 CTL3 和 CTL1、  
   如果您首先仅将 CTL1 拉至高电平、然后将 CTL3 拉至高电平、GPO1 行为是否相同？
• CTL4 的状态是什么？ 我看到它连接到与 LDO3P3 (VCCOOUT_3V3) 不同的上拉源。
  请确保 PMIC 开启时、它在任何时候都不会悬空。  
• 确认当 GPO1 变为低电平时、LDO3P3 电源轨上未观察到压降

我计划在我这边进行一些测试、看看我们是否在 EVM 板上看到了类似的问题。

此致、  
Sarah