[参考译文] TPS7A20C：LDO 振铃和压降

我们希望不使用振铃 LDO、有时会发生 LDO 振铃（请参阅下一页 TPS7A20C 和 TPS7A20）μ s。

我想问一问 LDO 开关振铃和压降

1) 什么决定了振铃频率?   

LDO 内部 L +电路板电容器 (ESL + ESR + C)+布局寄生效应+环路面积   

或   

电路稳定性因子（相位裕度等）   

如果可能、我想知道振铃频率的分析公式

2) 什么决定了压差的波形?   

导通 TR（非线性器件）+ LDO 内部 L +电路板电容器 (ESL + ESR + C)+压摆率   

或   

电路稳定性因子（相位裕度等）

1) 和 2)、我想了解主要因素和机制。

您好、

如果正确遵循了数据表中的建议、则在使用其中任何一个器件时都不应出现持续振荡（不稳定）。  

澄清一下、您问的是持续振荡吗？ 或者、您是否询问在瞬态（持续行为之前的振铃，即负载瞬态）期间出现的振铃

1) 什么决定了振铃频率?

在不稳定的系统中、当增益大于 0dB（即系统进入正反馈）时、振铃频率理论上为 180 度相移频率。 实际上、尽管可能有其他因素会影响这一点。

查看器件的整体频率响应时、会有 LDO 在内部造成的极点和零点、以及器件上输出网络造成的极点和零点（例如您列出的极点和零点）。 数据表推荐的电容器和布局技术应使外部输出网络补偿内部极点/零、并且器件不会具有持续振荡（器件将没有正反馈环路）  

即使采用负反馈环路、器件在瞬态期间也可能会出现“振铃“、但这些不应持续下去。 这些更表明了相位裕度较低的欠阻尼系统。 这通常是有意为之、以实现更快的响应时间。 您始终可以尝试增加 COUT 值以提供额外的相位裕度（“振铃“受到更大的阻尼，但代价是瞬态期间的响应时间变慢）  

2、压差波形的决定因素是什么?

我不确定这里的问题是什么？ 压降是指确保内部 passfet 完全导通而不是处于三极管区域所需的 VIN- VOUT 差分。 这本质上是 passfet 保持在饱和区域所需的 VDS 要求。 总体而言、该区域的瞬态性能会降低。 所需的 IOUT 最终决定了压降要求以及内部键合线电阻（特定于封装）。

感谢您的答复。  

我是指 在瞬态（持续行为之前的振铃，即负载瞬态）期间出现的振铃。

CMOS 图像传感器对 LDO 的电源很敏感。

您说: 这些更代表了具有较低相位裕度的欠阻尼系统。

有时会观察到这种现象。

我被问及、因为我想知道如何消除这种微小的振铃以及预测振铃的技术。

随着重新分配、 需要考虑与极点和零点相关的所有因素。

很难找到主要原因、但是...

如果您有好的方法、您能告诉我们吗？

非常感谢、

Kenji Yasuda

您好、

抱歉,我对此没有很好的答案。

目前很难预测振铃。 我们目前没有一个很好的理论方法来做到这一点。  我们的 SPICE 模型也没有足够好地对内部电路建模、从而实现可用于此目的的准确极点/零点行为。

只有我们的晶体管级仿真才能让我们准确地了解与所使用的输出网络结合使用时的振铃行为。

在 无法访问反馈环路的类似器件中、我能提供的最出色的板级技术可用于测量相位裕度。 可以实施 NISM（非侵入式稳定性测量）等技术来测量相位裕度。 我随附了一份文档、更好地解释了这种类型的测量。 您还可以测量振铃之间的衰减、并将其转换为与相位裕度值直接相关的“阻尼“因子。 应该有很多关于这个在线的信息。  

除此之外、我还附上了一份 TI 白皮书、其中更详细地介绍了负载瞬态行为。 您可能会在此处找到一些有用的信息。  

我不确定您使用的器件 TPS7A20 与 TPS7A20C。 TPS7A20C 设计为具有更快的稳定时间、这就是 COUT 最大值明显低于 TPS7A20 的原因。 如果您尝试减少振铃、如果您可以处理较慢的响应时间、我建议将尽可能大的电容用于 TPS7A20。  

问题的振铃次数是多少、还是问题振铃的振幅（下冲/过冲）？

e2e.ti.com/.../2818.App_5F00_Note_5F00_Traditional_5F00_NoninvasiveStability_5F00_V3.0.pdf

e2e.ti.com/.../slyt151.pdf

此致、
Jaime