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部件号：LM5164-Q1 您好 TI，
当 LM5164-Q1被禁用(EN =低)时，IC 关闭电流为良好的低6uA (假设 VIN = 48V)。 但是，如果使用上拉电阻器实施了 EN 控制，例如在具有漏极开路中点(48V / 100k = 480uA)的典型 UVLO 电阻梯上实施了 EN 控制，则 IC 前泄漏电流可能非常高。
在我们的应用中，LM5164-Q1是多条 ORing 电源路径中的第一步，因此所有路径都必须在任何下游逻辑之前分别打开；只有这样，未使用的路径才会被禁用。 由于需要自动启动，使用离散晶体管对实施推拉 EN 控制仍需要一个上拉电阻器来首先触发源晶体管，从而击败原晶体管对的点。
上拉式损耗 FET 提供了所需的正常接通状态，但我们担心关闭每个未使用的电源通道所需的负电压可能会严重恶化活动电源通道消耗的静态电流。
1.当使用漏极开路设计进行控制时，建议 EN 引脚使用的最高上拉电阻值是多少？
二，在平衡未使用路径漏电流与主动路径静态电流的同时，建议的损耗 FET 设计是什么？
3.建议使用不同的通用设计来最大限度地减少总停机电流，同时保持自动开启和控制关闭？
