[参考译文] UCC28951-Q1：C，D 驱动输出不稳定，即使电压和电流都大大低于设定点

我在屏幕截图传输方面遇到了一些困难； 现在 ，我要看的是功率变压器 A/B 侧的恒定工作周期，变压器 C/D 侧的工作周期从20%到80%不等，变化非常快： 连续六个周期的工作周期 约为50,20,50,2080,50%。

下面是一些示波器图像：

黄色迹线是主变压器的 A，B 端。  请注意预期稳定的接近50%的占空比。

蓝迹线是主波的 C，D 端。 注意工作周期不稳定。

过去的测量表明，这些波形与 UCC28951的驱动信号一致。   

这是主波形的结果，如上一张照片所示。

蓝色是控制器的 CS 输入。 注意不稳定的电流。  另请注意，它从未接近2V 限值。

绿色是变压器次级中心水龙头。 注意跳过的循环。

黄色是误差信号放大器输出(COMP)：请注意，它很难达到饱和(不会导致不稳定)，因为电路的输入电压故意设置得太低，无法满足其输出电压设定点。   

有时，电路比较稳定，但仍会出现周期缺失的情况。  

黄色是 CS 输入。 请注意，电流在几个周期内有秩序地增加。  另请注意，它从未接近2V 限值。

蓝色是电源变压器次级中心水龙头。

绿色是电路输出，指示约12伏，故意大大低于24V 设定点，以避免控制环路被忽略。

验证变压器主占空比是否源自控制器 C，D 输出，以下是 C，D 直接触发：

黄色为 C 输出，蓝色为 D

考虑到输出远低于设定点，控制器没有产生比这里更高的占空比，我对此也有点惊讶。  我认为这是我用来设置控制器延迟的电阻值的函数？  也许这是可以的。

迈克-

我将按编号对范围信道进行标记。

我的 PCB 具有推荐的用于测量的1K 电阻器， 因此不应破坏 COMP 的稳定性。   

在其中一个示波器波形中，施加了明显的12伏 COMP 电压，该波形就是该示例中的稳压器输出电压。 电脑控制器设定点为24V，因此显示输出电压为设定点的一半。  (我相信当时的 COMP 为4.3V，因为输出远远低于设定点，它应该达到饱和点。 我总是在这些情况下查看它。)

关于瞬时相位变化的有趣点，最终看起来像大负荷循环偏差。  我担心这种在正常操作中发生的剧烈偏差，因为它们会导致我的变压器耦合初级 FET 中的栅极偏压故障。  (变压器正负脉冲下的区域必须保持恒定，因此较长的脉冲会降低电压，在极端情况下可能会降至适当的栅极偏下。  如图所示，随着疯狂事件的发生，我已经见证了在预期的15V 脉冲上，现场 FET 栅偏置低至2V！ 我一直在想这是否是其他示波器拍摄中完全错过次要周期的原因。  我没有任何此类事件的多跟踪记录可以证明或证明。)

这是我的担忧；这是我的问题：如果电流和电压都不超过设定点，那么这些激进的相位变化将由什么引起？  系统应在 COMP 持续饱和的开路运行，对吗？  如果 CS 输入的峰值超过2V，但内部无法过滤，这是否会导致相位突然变化？ 我在规范中没有看到任何东西准确地表明在这种情况下会发生什么。

对于超过2V 的峰值，这是我第一次看到这些峰值时就开始担忧的。  由于典型的示波器探头拾取，我无法确定这些峰值的真实程度。  我担心，如果我试图用低通滤波器，我只会消耗能量并将能量散布在坡道中，这可能有自己的缺点。  我已经做了几件事来尝试调查这件事：

1.我在上下拉点之间发生了变化，在内部坡道和内部坡道的 CS 之间发生了变化。  在稳定性方面从未见过太大的差异。

2.我建造了一个次级电流互感器电路(而不是主侧)，以消除我认为是由于在接通电源时为变压器的杂散电容充电而导致的较大的初始峰值。 [ FET 电路速度非常快：从 ABCD 边缘到完成坠落时间约5 ns。]  波形看起来更好(几乎没有初始峰值)，但似乎没有改善操作。

3.我已经通过不同的负载改变了输出电流(使用初级电流变压器)，并见证了 E，F 驱动器在 CS 斜率(不是初始峰值)通过 DCM 设定的25%设置时的打开和关闭。  即使初始峰值似乎超过2V，这种切换似乎也能可靠地工作，因此我认为这意味着无论这些峰值的哪一部分是真实的，控制器都会对其进行过滤。

您的评论？  我还能衡量或描述哪些方面来帮助您？  您认为是什么导致电源循环中断？

肯

另一个想法是：由于您没有我的原理图(尽管它非常类似于引用的数据表数据)，您可能不知道我已将连接到 Adel 和 ADELEF 输入的分压器连接到 CS 信号， 而不是像用于生成电阻值的电子表格所引用的原理图中所示的 VREF。  这意味着我可以直接从(相当脏的) CS 信号连接到出现异常的延迟。  此外，额定电压水平可能不适合于 Adel 和 ADELEF，因为 REF 为5V，CS 在正常运行(包括当前运行条件)时永远不会达到如此高的水平。

我应该看看是否可以将这些分压器从 CS 上移开，而是将它们连接到 VREF，以绕过这种潜在干扰源吗？

我发现了一个似乎很好的常见问题解答文件(UCC2895X_FAQ_WIP..docx)。  它说明了我所获得的动力周期下降(许多有用的东西)。  我所看到的一些问题似乎与通过自适应延迟连接进入 Adel 和 ADELEF 的嘈杂 CS 信号有关。  我打算尝试筛选出 CS 中的初始峰值，也许还会将 Adel 和 ADELEF 从 CS 中移出并移至 VREF。  这听起来是否是明智的行动方案？

我改进了 CS 信号；鉴于峰值非常大，我不确定一阶低通会有多大好处，但差异相当明显：

这改善了许多问题，正如您所承诺的那样。  左侧图像使用150ns 时间常数。  右侧图像使用330ns。

尽管轻微过冲，但我还是使用了150ns 过滤器，因为斜坡的变形程度较低。  您会推荐哪一项？  这两种产品是否足以使用？ (它们都有波纹。)

操作大幅改进；脉冲宽度不再不稳定，不再出现跳过的周期。  

但现在我有一个新的问题：二级缓冲器损失很大。  变压器的泄漏电感不会过大；根据电子表格，如果没有添加垫片电感，只能获得足够的电感。  但是，要将过冲降至“仅限”，100%要求减震器负载电阻器的功耗为15瓦，而电源的功耗仅为170瓦。  (减震器是两个次级 FET 上的简单二极管-电容器-电阻器排列，如一些应用原理图所示。)  当然，这将阻止实现合理的效率。   

我还没有微调延迟控制电阻器，尽管它们都是根据电子表格大小调整的。   更好的调谐是否会减少对这些超高功率次级减震器的需求？  还是其他东西“坏了”？

好的，我已经把我的缓冲顾虑搁置一边了。  我现在有一种奇怪的现象，我只在相对较高的负载和高输入电压下才看到这种现象。  在这些情况下，C，D 输出将切换到严重不匹配的占空比，并保持这种状态(从而导致一般故障和过电流关闭)。  这不是由 A，B 至 C，D 延时变化引起的瞬态 C，D 占空比变化-这是一种稳态状态，持续到电路因过电流而关闭。 下面的示波器画面显示操作正常，然后显示操作不当。  在这些模式之间切换所需的操作条件的唯一区别是输入电压在290V 和300V 之间发生变化。  如果负载减少33%，则根本不会发生这种失败的操作模式。  最终，电路需要以高达350V 的电压运行，负载比当前导致故障的电压高33%。

以上：正常操作。 左：CS 和两个整流器 FET 排放。 右：C 和 C，D 驱动信号。

以上：操作有缺陷。 左：CS 和两个整流器 FET 排放。 右：C 和 C，D 驱动信号。

有什么线索可以知道这里出了什么问题，我如何解决？

迈克-

我已经测试了变压器的饱和度。  没有规格，但我测量到900伏微秒的饱和度，因此在最大400V 输入和234kHz 同步频率下，假设稳定状态方波(100%占空比)，我有2:1的边界。  输出电感器在最大测试电流时的利润略低-约25%。  但我很确信，不是感应器饱和，因为这应该在每个同步周期发生，而不是在示波器镜头中看到的替代阶段发生。 我非常确信，当 C，D 驱动信号进入持续的非对称输出模式时，变压器耦合的栅极驱动电压可能会变得不平衡，以致其中一个 C－D 端 FET 连续无法打开几个周期。 由此产生的不平衡主驱动电压(直流平均值远非零)当然会使变压器饱和。  下面的范围图显示了这种情况。  在每一次注射中，顶部迹线为 CS，而另外两个迹线为 C 和 D FET 的浇口驱动：

左侧是正确的平衡操作。 在这两个半周期中，我们甚至有 CS，两个门驱动信号都足以打开 FET。

右侧是不平衡的操作。 缺少一半的 CS 周期，另一半则使变压器饱和。  这似乎是由于栅极驱动信号不平衡导致的，其中一个信号达到约22伏(当然足够了！) 另一个电压从未超过6伏(可能根本不会产生任何实质性的漏电流)。 因此，由于 C，D 驱动器持续的极端负荷循环，我们最终失去了一个 FET 的栅极驱动，而另一个 FET 继续运行。  这会使变压器饱和。

就像 UCC28951 感应到初级电流不平衡，并试图通过使高电流侧的驱动器变窄来补偿电流。  但这只会使情况更糟，因为变压器耦合的栅极驱动器越不平衡，直至其尝试打开更长时间的 FET 完全无法打开。  

我开始想知道这整个问题是否是使用变压器耦合来连接安全门的结果。  我使用了两个栅极驱动器共用一个通用的二次栅极变压器的方案，每个二次栅极驱动一个 FET。  当我从其中一个样本原理图中借用这一想法时，我认为这是明智的；它不仅可能比高侧隔离驱动器更快，而且从本质上防止了严重的直通(如果发生这种定时错误)，因为驱动一个 FET 会关闭另一个 FET。 但我从未想过，C，D 驱动信号将以持续的工作周期运行，而不是50%。  如果不严重扭曲栅极驱动电压，则不会通过变压器。  

这条破坏性反馈路径的一部分是否是由将 Adel 和 ADELEF 的分压器与 CS (试图使用自适应延迟)绑定而不是仅仅绑定到 Vref 引起的？  这就是，如果我将这些因素从 CS 中移开，那么这种持续的工作周期失衡会停止吗？ [现在太晚了，不能让栅极变压器掉线，去找孤立的高端驱动器；原型需要 在几周内发运。]

自从发送上一个帖子以来，我尝试从 CS 断开 Adel 和 ADELEF 的连接。  我最初默认的延迟时间比我需要的时间长，只需卸下分压器中的上部电阻器，但确实有一件事： 切割该路径似乎完全停止了 C，D 上的极端占空比，并允许我将输入电压运行得更高，负载电流达到最大设计值，而不必担心饱和，也不会过电流关闭。  现在我只需要尝试控制损耗和低负载不稳定性。

我的下一个名单！

谢谢

肯

我已开始进行延迟调整。 我可以很容易地看到分配 ABSET 时间需要做些什么，但我想知道我是否有 Lshim 错误。

以下是20%负载时 QB 排放的一张照片：

很容易看出，我需要将 AB 延迟降低约100ns，以将 FET 接通右置于先前 FET 关闭的共振峰。  (您无法按这个比例测量；我用这个多周期视图来支持我的下一个问题。

问题：由于关闭时的共振峰在另一个导轨附近无任何波动，即使是在完全定时打开的情况下，开关电压也远非零。  我希望这一峰值的幅度与总主电流成正比，因此在满载时，它可能会比总主电流大5-6倍。 但即使如此，也远远没有向另一条铁路摆动。 我是否应该增加 Lshim 以提供足够的能量，以便在最大负载电流下一直旋转到另一个导轨？  如果我这样做，对需要由辅助侧缓冲器消除的动力会有什么影响？

我应该调整 Lshim 的大小，使其在满载而不是低负载时振铃到另一个滑轨，还是应该调整其大小，以便在低负载时振铃(从而在最大负载时将大量多余能量引入杂散电感)？