您好，
我使用的设备是 TPS65086401，用作 Xilinx Zynq UltraScale+ MPSoC 的 PMIC (MPN：XCZU3CG-1SFVC784E)
尽管我有电源和 FPGA 能够通电，但我观察到启动期间降压控制器的所有输出(Buck2，BUCK1和 BUCK6)都出现了骤降。
从我们的测量结果来看，vsys (我们的情况下为12V，上图中未显示)，LDO3P3和 CTL1似乎是稳定的。 这些是 Buck2输出之前的电源/信号。
所有的下降都发生在对 seqeucne 的电力的初始阶段。 之后，它们是稳定的。
是否有任何可能的原因导致这种情况？
Teik 您好，
感谢您提供最新信息！ 以下是我的反馈：
谢谢，
Brenda
您好，
已完成以下操作：
通过这些返工，我们获得了以下范围捕获：
初始开机期间，降压控制器中的骤降问题似乎得到了解决。
可以观察到，当 CTL1的电压大约为0.66V 时，Buck2开始输出：
但是，正如您前面提到的，根据数据表，CTLx 的 VIH 最小电压为0.85V。
因此，这种触发似乎与指定的 VIH 不匹配。 这是否有效？
当您提到内部 LDO 需要在 CTL1之前稳定时，我还想进一步了解。
由于我还尝试在 CTL1引脚上添加1uF，延迟时间似乎不足以防止 DIP 问题，尽管在 LDO3P3和 LDO5P0稳定之后应该足够：
内部 LDO 稳定到触发 CTL1后是否需要最短的延迟时间？
另一个观察是有关 LDO5P0中的骤降，如上文范围捕获中所示。
但是，这似乎不会影响与 LDO5P0相关的 BUCK1，BUCK6和 LDOA1的输出：
不确定导致 LDO5P0骤降的原因，但即使 CTL1保持低位以禁用所有 PMIC 输出，也会发生这种情况。
如果这种现象对 PMIC 来说是正常的，请提供帮助以获得建议？
Teik 您好，
我已经查看了您之前的消息中的信息，并在下面列出了我的反馈。 如果您需要更多信息，或者我错过了您的任何问题，请告诉我。
谢谢，
Brenda
Teik 您好，
谢谢，
Brenda
你好，Brenda，
你好，Brenda，
目前，我们已重新努力将 V5ANA 连接到5V_vsys，该 Vsys 通过0欧姆跳线连接到 PVIN3/4/5引脚：
因此，现在 V5ANA 基本上连接到 PVIN3/4/5，我们已经测量了 V5ANA 与每个 PVIN3/4/5引脚之间的~0.1欧姆的连接。
我们还根据数据表和原理图核对表中的建议，为 V5ANA 添加了1uF CAP。
根据数据表和原理图核对表中的建议，每个 PVIN/3/4/5引脚还具有10uF 旁路陶瓷盖。
我认为所有这些都有助于 V5ANA 的崛起时间。
范围内的上升时间是否异常？
顺便提一下，我们在 PMIC 中遇到了突然的故障，在那里有 vsys (12V 电源)和5V_vsys，但没有 LDO3P3和 LDO5P0输出。
整个系统的12伏电源似乎没有短路，且仅加载为~45mA。
这种情况发生在两块以前正常启动的主板上。
它是否与 CTL1相关？ 怀疑这是因为这是我们唯一的返工更改。
此致，
Teoh
你好，Brenda，
是的，你正对缓慢的斜坡。
这是由于我们系统的5V_vsys 导致的。
5V_vsys 是一种降压调节器输出，它具有上升时间控制引脚，可以使用与其连接的电容器的不同值进行调整。
5V_vsys 的上升时间为~100ms，与5VANA 的上升时间相同，因为它与5V_vsys 相关。
请注意，CTL1现在通过100k 向上拉至 LDO3P3，而没有任何额外的 RC 时间恒定延迟。
在5VANA 达到其全电平之前，观察到 BUCK5输出。
还观察到 Buck2的初始骤降。
调整后的上升时间~16ms：
5V_vsys (和5VANA)达到最高水平后，BUCK5输出
同时，我们还注意到 Buck2输出中不再出现骤降。
但是，LDO5P0的下降情况保持不变：
谢谢，
Teoh
Teik 您好，
我很高兴听到外部5V 稳压器缓慢上升的原因已经确定。 关于 LDO5P0的电压骤降，当 V5ANA 接近 5V 时会发生这种情况，因此最有可能发生的是 LDO5P0的电压源从 vsys 切换到 V5ANA。 如规范中所述，如果使用5V，则有一个内部负载开关将 V5ANA 引脚连接到 LDO5P0引脚。 下图中的捕获还显示了内部连接。
以下是一些与通电波形相关的其他反馈：
谢谢，
Brenda
