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[参考译文] LM5116:负载超过1A 时、LO 晶体管损坏

Guru**** 2770855 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1118552/lm5116-lo-transistor-destroyed-above-1a-of-load

器件型号:LM5116

大家好、

图中显示了0.5A 负载下12V 输出的波形。

当负载增加到1A 时、Q3 (低侧晶体管)会短路/损坏。 此问题出现在多个电路板上。  

当我将负载增加到1A 时、我无法在 SW 节点上看到过压事件。 (假设这是过压事件、不确定)

目标是实现5A@12V 和2.4A@24V。

Kevin

HO Gate

如果有任何帮助,我们将不胜感激。 谢谢。 LO Gate DriverSwitch(SW) Node

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    VIN 为55V

    LO 晶体管数据表

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    好的、我认为问题是 LO 栅极上的振铃。

    如何在不进行我认为存在问题的设计更改的情况下立即停止振铃?

    蓝色- HO 门

    黄色- LO 门。

    谢谢!

    Kevin

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    大家好、Kevin

    我同意。 我认为损坏是由击穿造成的。  击穿是由 dv/dt 引起的导通引起的。

    • 请仔细检查 R45值是否为0欧姆
    • 请确保 C6接地连接直接连接到 R9的接地连接
    • 请检查死区时间并尽可能增加 R44。   

    -李家祥

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    尊敬的 Eric:

    感谢您的回复。 我已将 HO 电阻器增加到100欧姆、并放置一个二极管、因为在蓝色波形 HO 栅极下降沿上、它会伸出太远、导致击穿和损坏 Q3。 因此、在新设置下、现在我能够拉2A 而不是1A。 电流为1A 时、振铃不大、现在为2A 时、振铃会很多。  

    我不知道耦合是如何发生的。 耦合主要通过 Q3的漏极到栅极电容发生吗?

    还是通过 PCB 布局布线发生耦合?

    将 Q3更改为更昂贵的晶体管是否有助于减少这种振铃?

    接下来、为了重新制造电路板、我应该密切关注什么、以消除这种振铃。

    感谢您的快速回复。

    Kevin

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    此外、我注意到、当我在 R45 LO 栅极上放置一个5欧姆电阻器时、会减少振铃。 因此、LO 栅极(R45)的电阻可能达到10欧姆、现在可以正常工作... 你有什么想法?

    Kevin

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    大家好、Kevin  

    • 有关 dv/dt 引起的导通、请参阅  https://www.ti.com/lit/an/slva714d/slva714d.pdf 的第2.2.3节 
    • 它有助于使用具有低 CRS 和高 Ciss 的 MOSFET
    • 如果您可以重新设计电路板、  
      1. 请将 LO (#15)和 PGND ($14)直接连接到低侧 MOSFET 的栅极和 Rsense 的接地端。  
      2. 请  将 LO (#15)和 PGND ($14)走线并联、并将低侧 MOSFET 靠近 IC 放置
      3. 请使开关环路(Cin => 高侧 MOSFET =>低侧 MOSFET => Rsense => Cin)尽可能小。  
      4. 避免通过过孔连接

    -李家祥  

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    感谢您的所有帮助!!!

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    - Eric Lee (应用工程)