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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1130366/lm5109b-lo-ho-output-state-in-uvlo
在 UVLO 情况下、HO/LO 输出的实际状态是什么？
它们是高阻抗还是驱动为低电平(尽可能长)？
您好、Alfred、
感谢您的提问。 有关 UVLO 行为的详细信息、请参阅器件数据表第7.3.1节"启动和 UVLO"："UVLO 电路会抑制每个输出、直到有足够的电源电压打开外部 MOSFET、并且内置的 UVLO 迟滞可防止电源电压变化时发生抖动。 当电源电压施加到 LM5109B 的 VDD 引脚时、顶部和底部栅极保持低电平、直到 VDD 超过 UVLO 阈值、通常约为6.7V"。
此致、
Leslie
啊、我2013年的本地数据表既未包含第7.3.1节、也未包含此文本。
很清楚，虽然我更喜欢高阻抗(出于特殊原因)...
