This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TPS25947:UVLO 期间的电源正常引脚行为

Guru**** 2538950 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1060459/tps25947-power-good-pin-behavior-during-uvlo

器件型号:TPS25947

专家您好!

我对该器件的电源正常有疑问。
我们的客户考虑使用具有 PGTH 的 TPS259474。
该器件可单独配置 PG 阈值和 UVLO 阈值。
因此、可以将其配置为 PH 阈值低于 UVLO 阈值。

然后,您能告诉我,即使 PG 阈值低于 UVLO,当 PG 引脚触发 UVLO 时,会发生什么情况?

通常、我们怀疑 PG 引脚会被拉低。
但是、该引脚为开漏引脚、需要导通 FET 以拉低。
然后、我怀疑当器件完全关断时、该器件无法将 PG 引脚拉低。

 
此致、
Kazuki Kuramochi

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Kazuki、

    当器件没有电源时、PG 引脚应保持低电平。 但是、在这种情况下没有有效的下拉电阻器可将该引脚驱动至0V。如果即使器件未通电、PG 引脚也会上拉至存在的独立电源、 根据引脚灌电流、此引脚上的电压可能很小、灌电流是上拉电源电压和电阻器的函数。 最大程度地减小灌电流、以使该引脚电压保持在足够低的水平、从而使相关外部电路不会将其检测为逻辑高电平。

    此致

    Kunal Goel

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Kunal、

    感谢你的答复。

    我知道、在无电源期间、PG 将每周拉低。
    我想知道电源存在但不超过 UVLO 阈值但超过 PG 阈值时的行为。
    我们是否可以将 PG 行为与无电源条件相同?


    此致、
    Kazuki Kuramochi

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Kazuki、

    当电源低于 UVLO 阈值时,PG 将为低电平,与 PGTH 无关。

    此致

    Kunal Goel

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Kunal、

    很抱歉我迟到了。
    我知道。


    谢谢、此致、
    Kazuki Kuramochi