对于由 Moog Inc 赞助的项目、我们将设计一个5kW、1MHz 双向 CLLC 谐振转换器。 对于初级侧、我们使用650V SiC (在 SEMI NVH4L015N065SC1上)、我们想知道您是否有推荐的或合适的栅极驱动器来在1MHz 下开关此类器件
在浏览您的隔离式栅极驱动器选项后、我注意到所有这些选项都具有建议的最大开关频率为1MHz。 哪些因素决定了该限制？ 它是否在驱动器电气内部、是否由于散热问题等
当然、
首先是器件热性能
请查看本节 我们的数据表：电源开关/ TJ 计算。
长话短说、P=Iavg^2乘以 R、其中 R 将是开关的内部电阻。 当我们切换时、我们始终在器件内部散发热量。 由于我们基本上是在驱动栅极时为电容器充电、因此 FET 的 Qg 很重要。 因为平均电流为 Qg*频率。
如果我们将频率推高、则平均电流很高、内部 FET 到栅极驱动器的热耗散很高、我们需要确保不超过 TJMAX 并损坏器件。 在您的案例中、283不是大规模的、因此热性能不是问题。
那么、基本上、时序有4个主要的相关事项。
1) 1)传播延迟。
如果我们完全打开栅极需要100ns、而将栅极拉回需要100ns、那么如果我们以1MHz 的频率进行开关、这会产生巨大的影响、但如果我们以1Hz 的频率进行开关、则会产生巨大的影响。 在这种情况下、我们需要考虑系统时序中的传播延迟。
这会截断我们预期的输出脉冲、并在我们降低开关周期时产生更大的影响。
2) 2)脉宽失真
另一件事是我们的导通和关断时间不完全相同。 在我们的器件中、它们匹配良好、但情况并非总是如此。
基本上、如果关断时间比关断时间长、我们的脉冲将比预期的时间长、如果相反、脉冲将变短。
1)随着频率的增加、1)和2)输出脉冲的变化百分比会更高、 最终输入脉冲会得到很大的改善。非常感谢、PWD 在我们的栅极驱动器中受到很好的控制、并且非常低。
从上图和下图中、我们可以直观地了解计时不确定性如何保持。
该驱动器具有 40ns 输入抗尖峰脉冲滤波器、可抑制噪声。 因此 、驱动器输出的输入高电平必须超过40ns。
这会对最短导通时间、f_SW 和占空比的乘积设置硬限制。
4) 4) P2P 偏斜。
不同器件可能具有传播延迟。 在半桥中 、P2P 计时偏斜设置 死区时间的下限。
总之、在 LLC 转换器中的 HS 和 LS FET 之间设置足够的死区时间时、需要考虑所有时序不确定性。
在 UCC217xx 中、P2P 倾斜和 PWD 最大值为30ns 在设置死区时间和 最小占空比时、请考虑这一点。
希望这有所帮助
如果您有任何问题、请告诉我。
最好
Dimitri
