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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1015569/tps2388-tpdc-timing-fail-via-sifos-testing
降级器、
我们检查 Sifos 测试项目、显示 Class_Time_TPDC = 4.9ms、它小于规格定义 的最小5.6ms。
我们是否有办法解决这个问题？
BR
Eric
Eric、您好、数据表将此计时规范为最小6.5ms。 此外、当我查看 TPS2388产品页面上的 SIFOS 报告时、它显示~10ms。
您是使用 TPS2388EVM 还是自己的应用电路进行测试？ 此外、您是否正在使用最新的 SIFOS 设备和一致性测试套件的版本？ 谢谢！
您好、Fernandez、
我想我们的测试结果是4.9ms 、相对于 5.6和6.5ms、最新 的 SIFOS 规格是2020年11月5日？
我使用 我们的应用电路进行测试、目前 SIFOS 版本为5.2.00。
您好 Eric、您好、好像您正在使用最新的 BT SIFOS 设备。 您能不能帮助附加 SIFOS CTS 报告、以便我可以看到特定的线路项目故障。 您是否还可以发送设计原理图进行审阅？ 谢谢！
您好、 Fernandez、
请参阅随附的文件、原理图使用分层设计。
e2e.ti.com/.../TPS2388_5F00_test-report-and-schematic.zip
Eric、您好、感谢您的连接。 我只会看到 DNP 从 地面到 ksense 短路。 只需检查这些应该安装在您的电路板上、您能确认吗？ 此外、您的上电轨看起来是什么样子的？ 例如、当您首次启动 PSE 时、VDD、VPWR 和复位波形在一个波形图像中看起来是什么样的？ 注意对于初始上电、 在 VDD 和 VPWR 电源轨上电期间、RESET 应保持低电平。
是的、 DNP 短路是 PCB 上的短焊盘。
您能否共享典型的上电序列时序？ 是否会根据 af 或 AT 模式进行更改？
上电序列是否会影响 TPDC 时序？
Eric、您好、电压轨之间没有特定的计时。 在释放 RESET 引脚之前、只有 RESET 引脚应处于低电平、同时 VDD 和 VPWR 电源轨最初通过其 UVLO 斜升。 这是为了确保数字电路加电至已知状态(与包含数字和模拟交互电路的任何 IC 一样)。 我想首先在您的应用电路上验证这一点。 谢谢！
很抱歉稍后回复、我认为我们找到了电源噪声造成这种情况的根本原因。
我将尽快关闭此案例。
感谢您确认 Eric！ 您如何解决此问题？ 是在 VPWR 还是 VDD 轨上？ 谢谢！
另一个 E2E 论坛提醒我们 Sifos 测试中存在电源噪声。
奇怪的是、我们更改了另一个 PSU、然后修复了所有失败测试项目。
因此、我认为 PSU 可能会影响测试结果、如果我们有新信息、我将会创建一个新论坛。
感谢您的意见、没问题！ 这将极大地帮助未来可能会出现类似行为的工程师。 谢谢！
