[参考译文] LMG1210：击穿问题

您好！

感谢您的提问。 在您分享的图中、我看到第一个是 Rgate = 0时的情况、第二个是低侧 Rgate = 11欧姆、高侧 Rgate = 0欧姆。 您是否还可以尝试增大高侧的 Rgate 并共享波形？ 这样、高侧栅极上的振铃也将减少(正如您增大栅极电阻时低侧栅极的振铃一样)。

如果这没有帮助、那么最好查看更多波形、以查看开关节点上是否存在噪声或另一个问题。 在这种情况下、请提供直接在驱动器引脚上测量的 PWM 输入、LO-VSS、HO-HS、HS-VSS、HB-HS 和 BST-HS 的波形图。  

此外、您使用的开关频率是多少？

此致、

Leslie

您好、Leslie、

我尝试增加高侧的栅极电阻器。 但是、它没有解决问题。  我已包含  PWM 输入、LO-VSS、HO-HS、HS-VSS、HB-HS、 和 BST-HS。 它们都在驱动器引脚上进行测量。 此外、DHL = DLH=47k、高侧和低侧栅极电阻器均为10欧姆。

谢谢你。

您好 Kadir、  

请让我们直至星期一查看您的最新帖子！

谢谢、祝您周末愉快！
Dimitri

您好 Kadir、  

感谢您提供图。 我将对其进行审核、并将在今天晚些时候再次与您联系。

此致、

Leslie

您好 Kadir、

感谢您的观看。 您共享的第一幅图(直接在低侧 FET 和高侧 FET 的栅极上测量)显示了超过所用变压器绝对最大额定值的过冲/下冲。 但是、我怀疑这可能只是通过探测方法增加寄生效应。 能否确认您是如何将示波器探针连接到引脚的？ 我们建议直接在引脚处使用 Tip & Barrel 方法、以避免由于探头而导致测量错误。

您使用的开关频率是多少？

此致、

Leslie

您好、Leslie、

到目前为止、所有图都 是通过直接在引脚上使用 Tip & Barrel 方法测得的。   

我的 H 桥结构实际上更复杂。 我共享的第一个图属于这种复杂的 H 桥结构。 我已经为您简化了这一过程、以防您混淆并专注于问题。 我在第二篇帖子中的图属于我与您共享的简化 H 桥结构。

在测试过程中、我使用的开关频率非常慢。 它是2.5kHz、占空比为4%。  

我还想提醒您、我在测试中使用的电压为10V。 当我将其增大到100V 以上时、GaN FET 有时会熔断驱动器。  

谢谢你

此致、

您好 Kadir、

让我与我们的内部团队一起回顾一下这个案例、我明天会回来。 平均时间：

• 在10V 时是否有任何故障、或者故障是否仅在您进入更高电压时发生？
• 使用简化的 H 桥结构、您是否仍然看到 GaN FET 在将电压增加到大于100V 时烧断？
• 与每个半桥的低侧相比、您在高侧使用不同的 FET 器件型号是否有原因？

我之所以关注您共享的第一个图、是因为超出了 FET 的绝对最大规格。 因此、我将尝试了解使用简化的 H 桥结构在 FET 栅极引脚上进行测量时是否仍超出这些规格。  

此致、

Leslie

您好 Kadir、  

即使在移除负载后、FET 仍会损坏吗？

如果您尚未完成此操作、请确定问题出在特定器件还是特定电路板上。 要检查问题是否在特定电路板上、您可以在新电路板和当前用于捕获图的电路板上测试已知良好的驱动程序。 您可能已经在之前完成了此操作、但我想确认这不是特定于电路板的问题或特定于 IC 的问题。  

此致、

Leslie

您好、Leslie、

很抱歉耽误你的回答。

• 在10V 时是否有任何故障、或者故障是否仅在您进入更高的电压时发生？  

      它在10V 时不会失败。 它在更高的电压下无法正常工作。

• 使用简化的 H 桥结构、您是否仍然看到 GaN FET 在将电压增加到大于100V 时烧断？

       是的、我可以。

• 与每个半桥的低侧相比、您在高侧使用不同的 FET 器件型号是否有原因？

      是的、有。 对于复杂 H 桥、我需要在低侧具有更高电流速率的 GaN FET。  

• 即使在移除负载后、FET 仍会损坏吗？

       是的、它们仍然损坏。

• 如果您尚未完成此操作、请确定问题出在特定器件还是特定电路板上。  

      我已经使用多个 GaN FET 驱动器和三个不同的板检查了系统。 我每次都遇到相同的问题。

同时、我将 UCC27611用于高侧和低侧、而不是 LMG1210。 UCC27611不会出现击穿。
但我遇到了一些振荡、因为这些驱动器通过  相当长的导线与 GaN FET 相距有点远。 我怀疑某些东西会干扰 LMG1210的集成高侧和低侧结构并导致击穿。

谢谢你。

此致

您好 Kadir、  

很抱歉、您仍有问题、很高兴您有临时更换部件。  

我与我们的内部团队跟进了 HS-VSS 电压保持高电平直到低侧 FET 导通的事实。 这种情况的解释如下：  

在死区时间期间、 两个 HO (w.r.t. HS)和 LO (w.r.t. VSS)被拉至低电平、在此期间、开关节点(HS)应处于高阻抗(Hi-Z)状态。 由于没有负载连接到开关节点、因此当它转换到高阻态时、没有电流从它流出 因此、开关节点将保持静态、因为没有任何东西可对高侧和低侧 FET 的输出电容放电、 并且开关节点(HS)电压将保持高电平、直到低侧 FET 导通。

根据您分享的波形、波形显示了从 HO-HS 变为低电平到 LO-VSS 拉高之间有足够的时间。  

我建议的下一步是捕获逐渐增加总线电压的波形(仍然没有负载)。  在10V 时似乎看不到您遇到的问题、但随着您增大电压、您可能能够确定在更高的 Vbus 电压下是否出现超过 FET 绝对最大额定值的振铃或过冲/下冲、 这可能会导致 FET 损坏(并 导致驱动器损坏)。

此致、

Leslie

我也看不到任何波形中实际击穿的证据。 当没有(或极少)负载时、HS 电压应在死区时间内保持其电平。 这正是所有附加波形中发生的情况。

Mike、

感谢您的参与。 没错。  我建议的下一步是捕获逐渐增加总线电压的波形(仍然没有负载)。  在10V 时似乎看不到您遇到的问题、但随着您增大电压、您可能能够确定在更高的 Vbus 电压下是否出现超过 FET 绝对最大额定值的振铃或过冲/下冲、 这可能会导致 FET 损坏(并 导致驱动器损坏)。

此致、

Leslie