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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/988451/ucc28782-how-to-adjust-the-negative-exciting-current
负激励电流大于预期值。 降低 RDM 电阻不起作用。 是否有可能的原因？ 使用的 FET 是：SJ_MOS 的适当负激励电流是多少？
QL：IPA65R225C7 QH：IPD70R360
谢谢你
e2e.ti.com/.../wavefome.pdf
您好、User4243385、
感谢您关注 UCC28782 ACF 控制器。 您在波形中显示的-1A 峰值负电流对于264V 交流输入电平来说并不不合理。 可能需要相当大的电流使高电容振铃降至0V
IM-根据公式29 (数据表第67页)计算得出、与 Vbulk 成比例。 因此、它的振幅将在高压线上达到最高。 它也 与 sqrt (CSW)成正比、因此总有效开关节点电容包括每个 MOSFET 的输出电容以及其他电路影响因素的估算。 使用 UCC28782设计计算器工具 https://www.ti.com/lit/zip/sluraz0计算这些值
RDM 电阻用于将 PWMH 导通时间范围编程到公式11确定的标称设定点。 内部调优环路将自动调整 PWMH 接通时间、以便在给定的线路和负载条件下获得正确的 Im 电平。 有一个调整范围允许组件容差变化、因此轻微更改 RDM 将不起作用。 彻底改变 RDM 最终会影响 I-、但也会阻止调谐器正常工作、并可能导致 ZVS 损失和随后的硬开关。 请将 RDM 电阻恢复为设计工具建议的值。
此致、
Ulrich
感谢您的回答。
我们了解负电流在高压线路上增大。
我认为 L_VDS 的下降太大。 使用 GaN 的测试板的下降时间大约为200nsec、但是否可以使用 SJ_MOS 将其调整到相同的程度？
我认为内部调优环路会调整负电流、因此即使开关电容不同、下降时间也是相同的。 这是错误吗？
没有错。 调优环路不会调整负电流以实现任何特定的下降时间。 它会调节电流、以实现高 侧 FET 关断时的"无损"振铃降至零电压。
下降时间陡峭是 由 FET 的非线性输出电容导致的、这些输出电容构成了大部分开关节点电容。 GaN-FET 的输出电容比硅 FET 低得多、但两者在 Vds 较低时具有高得多的电容、在 Vds 较高时具有低得多的电容。 因此、当开关节点电压较高时、负电流会驱动 快速 dV/dt 、直到 VDS 接近低电压。 此时、非线性输出电容会在振铃电流开始减小的同时大幅增加。 因此、VDS 最终以非常低的 dV/dt 接近零伏。
如果开关节点电容(主要是输出电容)是固定的线性电容、则 VDS 波形将呈正弦波形。 但是、电容的急剧非线性变化会使 VDS 形状起初陡得多、然后在末尾浅 调谐器会调整 Ineg、使电压振铃仅 达到约零、不会"低于"零、也不会比零高太多。 它使用在 SWS 引脚上监控的电压来保持适当的电流电平以达到该点。
此致、 Ulrich
