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[参考译文] TPS650864：通过 CTL 引脚进行上电序列控制

admin
Guru**** 2393965 points
Other Parts Discussed in Thread: TPS650864, TPS650861

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1011242/tps650864-power-up-sequence-control-by-ctl-pins

器件型号：TPS650864
主题中讨论的其他器件： TPS650861

您好！

我想进一步了解 TPS65086401中用于启动序列的 CTL 引脚。

要供电的 FPGA 器件是 Xilinx Zynq UltraScale+ ZU3CG。

TPS650864数据表的图8-7介绍了上电顺序。

  1. 那么、应该只将 CTL1、CTL6和 CTL4上拉至1.8V 电源轨吗？
  2. 对于 BUCK6输出 = 1.2V、CTL3 = 1 (上拉至1.8V)、CTL2 = 0 (下拉至 GND)？
  3. 是否在启用 PMIC 的所有输出之前、系统中应提供此1.8V 电源轨？
  4. 或者、是否应该有任何连接到 CTL1/6/4引脚的外部信号控制序列来启用图8-7中所述的加电序列？
  5. 如果不使用、例如 CTL4、它们应该被拉至 GND？ 在这种情况下、BUCK3、LDOA3、SWB1_2和 BUCK5是否启用？
  6. 如果将 CTl1拉至 GND、这是否意味着所有 PMIC 输出的后续上电序列都将被禁用(LDO5和 LDO3P3除外)？

此致、

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    TI__Guru**** 2393965 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    感谢您的参与-我在下面的问题中添加了我的笔记：

    1. 那么、应该只将 CTL1、CTL6和 CTL4上拉至1.8V 电源轨吗？
      1. [KL]这取决于您希望 PMIC 执行的操作。 每个 UltraScale+用途都不同、因此 PMIC 在一定程度上可以灵活地满足您的需求。 通常情况下、CTL1连接到 LDO3P3、CTL6连接到 GPO1、如果不需要额外的电源轨(或可在启动后通过 I2C 启用)、CTL4则为 GND。 通常、在启用 BUCK1之前、不会有1.8V 电压轨可用、因此使用3.3V 电压。 CTL 引脚也接受3.3V 电压。
    2. 对于 BUCK6输出 = 1.2V、CTL3 = 1 (上拉至1.8V)、CTL2 = 0 (下拉至 GND)？
      1. [KL]正确、但如果更容易、CTL3也可以连接到 LDO3P3。
    3. 是否在启用 PMIC 的所有输出之前、系统中应提供此1.8V 电源轨？
      1. [KL] CTL2和 CTL3只需在 BUCK1_PG 之后的2ms 根据序列进行设置、因此它们可以使用 BUCK1或 LDO3P3。
    4. 或者、是否应该有任何连接到 CTL1/6/4引脚的外部信号控制序列来启用图8-7中所述的加电序列？
      1. [KL] CTL1有时会在其前面有控制逻辑(  例如按钮- www.ti.com/.../scea048)、但通常情况下、只要目标是始终开启、它就会直接连接到 LDO3P3。
    5. 如果不使用、例如 CTL4、它们应该被拉至 GND？ 在这种情况下、BUCK3、LDOA3、SWB1_2和 BUCK5是否启用？
      1. [KL]正确、它们可以连接到 GND、在这种情况下、它们不会被启用。 如果需要、可通过 I2C 启用它们。
    6. 如果将 CTl1拉至 GND、这是否意味着所有 PMIC 输出的后续上电序列都将被禁用(LDO5和 LDO3P3除外)？
      1. [KL]正确-如果您想查看此器件的电源正常状态树、可以访问 https://www.ti.com/lit/zip/swcc026 
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    TI__Guru**** 2393965 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kevin：

    感谢您提供的有用信息。

    关于要添加到 CTL 的延迟：如何添加这些延迟？ 这些设置是否会存储在 OTP 中、或者每次上电都需要重新配置？

    查看 Xilinx Zynq UltraScale+数据表的加电要求：

    对于 PS 域：

    为了实现最小电流消耗并确保 I/O 在加电时为3态、 列出了针对低功耗域(LPD)的建议加电顺序：

    VCC_PSINTLP
    2. VCC_PSAUX、VCC_PSADC 和 VCC_PSPLL、可按任意顺序或同时进行。
    VCCC_PSIO

    但是、根据 TPS65086401基准连接和上电顺序(在 TPS650864数据表中)：

    看起来 VCCC_PSIO (如果由 BUCK1 1.8V 输出供电)将与 VCC_PSAUX、VCC_PSADC 和 VCC_PSPLL 同时使用。

    这是否与 FPGA 器件的要求相矛盾？

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    TI__Guru**** 2393965 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    我不确定您讨论的 CTL 延迟是什么。 如果您希望修改默认的启动和关断延迟、则需要使用 TPS650861。

    就时序 而言、正确的做法是、如果 VCCC_PSIO 与 VCCAUX 合并而不是完全功率分离、则在上电序列期间可能会产生一些额外的功耗。 使用 TPS650861可针对您的特定设置进行优化、或者、如果需要、I2C 电压设置和启用/禁用可用于其他稳压器之一、如 BUCK3。