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器件型号：TLC6946 我的电路设计如下：
我在1：4多路复用器中有8个 TLC6946；一个通过两个 SPI (主 SPI：数据、从 SPI：Lat)输出数据的微控制器；以及一个输出 GLCK 信号和 VSync 信号的 FPGA。
我的问题如下：
当我输出所有数据时、FPGA 会在当前 GCLK 周期后发送 VSync 信号。 切换时、有时像素会出现在 TLC6946的最后一个描述列中。 我无法解释这个问题、因为我完全按照数据表的状态继续操作。
是否有人知道这可能是什么原因？
我将非常感谢在座的各位。
此致、
Michael
