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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1002691/tps56c215-power-up-sequence-regarding-vreg5-to-mode
您好的支持团队。
我收到了客户关于 TPS56C215加电序列的一些问题。
1.在什么情况下纠正 VREG5的延迟时间为100us 或200us？
2. 如果200us 正确、为什么在将数据表从 Rev.C 更改为 D 时从 VREG5到 MODE 的读取开始延迟时间发生变化？ 数据表 Rev.C 中的延迟时间为100us。
此致、
千兆
您好、Higa、
我发现存在不匹配。 我将再次检查哪一项正确、并尽快向您提供反馈。
谢谢、
Lishuang
首先，延迟时间200us 应该是正确的。 应遗漏句子中的描述以进行更正。
从 Rev.C 更改为 Rev.D、图7-2不仅将延迟时间从100us 更改为200us、还将第四个信号从 Vout 更改为 SS、该信号与内部设计延迟相匹配。 图7-2加电序列不是工作台上的正确波形。 图7-2中的 MODE 信号只能显示用于检查 MODE 引脚分压比的内部模式基准电压。
总的来说、在 VREG5超过其 UVLO 后、到 SS 斜升的延迟时间应该大约为300us。
大家好、赵新
感谢你的答复。
我知道。
为什么您将 VREG5-MODE 的延迟时间更改为200us？ 您是否更改了器件内部的电路？ 还是从一开始就要200 μ s？
这是我的客户提出的问题。
不、我们没有更改内部的电路。 开始延迟应该与内部设计有一些不匹配/误解、以便我们决定更改。
请说服客户器件内没有任何变化。
感谢您的快速回复。
