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[参考译文] TPS53015:FET 选择(半桥与分立式)

Guru**** 1617045 points
Other Parts Discussed in Thread: TPS53015, CSD17507Q5A, CSD86336Q3D, CSD86350Q5D, CSD87351Q5D
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1001577/tps53015-fet-selection-half-bridge-vs-discrete

器件型号:TPS53015
主题中讨论的其他器件: CSD17507Q5ACSD86336Q3DCSD86350Q5DCSD87351Q5D

您好!

我们计划在电路板中使用 TPS53015器件。 下面列出了我们的系统要求。

1.19V 输入(+/-5%)、3.3V 输出
输出电流:7A
工作温度:0°C 至50°C

2.19V 输入(+/-5%)、5V 输出
输出电流:6.5A
工作温度:0°C 至50°C


TPS53015数据表中的应用设计使用分立式 FET CSD17507Q5A 器件。 在 TI 的 FET 损耗计算表的帮助下、我们能够计算 FET 损耗、以确定使用和不使用外部栅极电阻器时的最高环境温度(仅适用于 HS FET)。 我们已将所附工作表中的值列出为一个列表(请参阅" FET 损耗(分立式)"工作表)。 我们还根据 FET 损耗计算表、并将损耗和最高环境温度值以列表形式列出(请参阅" FET 损耗(双通道)"表)、考虑了半桥 FET 器件(CSD86336Q3D、CSD86350Q5D)。

根据 CSD17507Q5A 数据表、RJA 值取决于连接漏极焊盘的铜面积。 数据表建议、对于最小漏极焊盘面积、RJA 应为125C/W 尽管连接控制 FET 漏极的 VIN 布线可能具有更大的覆铜面积、但根据我们对其 SW 节点的理解、连接同步 FET 漏极的覆铜面积需要尽可能小。
Q1)在这种情况下、我们无法满足产品的环境温度要求50°C。 您能否告诉我们、是否有办法克服这一问题以使用分立式 FET?

从 FET 损耗表中确定的双 FET 器件似乎具有 PGND 焊盘、可将 PGND 焊盘连接到 GND 以使热量从 FET 排出。 我们的设计至少具有2个 GND 平面、我们认为这应该有助于降低 RJA 值。
Q2)您能否告诉我们、我们是否可以将建议的双 FET 器件与 TPS53015 (0°C 至50°C)配合使用?

FET 损耗值至少增加了~0.3W、并在 HS FET 中添加了10 Ω 栅极电阻器。 该应用设计仅包含相同的 HS FET、而不包括 LS FET。 额外的损耗使计算得出的最高环境温度降至50C。 (注意:在 TPS53015的最大 HS 驱动器上拉/下拉值的基础上添加了10欧姆、以计算损耗)
Q3)是否可以将栅极电阻器替换为零欧姆? 此外、我们是否还需要包含一个用于 LS FET 栅极的电源?

我们还附上了用于损耗计算的 TI FET 表。 如果您对这些值有任何了解、请告知我们。

我们期待您尽早回复、因为我们处于设计阶段。

谢谢、
Balaji

e2e.ti.com/.../TPS53015.zip

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    您好、Balaji、

    感谢您的详细信息。 Peter 正在研究这个问题、并将很快向您提供反馈。

    谢谢、

    Lishuang

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    1)是的、削波堆叠双路 MOSFET 配置提供了一个连接到同步整流器源极的大型接地焊盘、旨在提供一种更简单的方法来将功率耗散的 FET 连接到有效散热的热平面、并减少结至环境热阻。  分立式 FET 解决方案需要将电路中最大的散热器件-低侧同步 FET 连接到由于 EMI 原因必须保持最小的节点-开关或相位节点时、共同封装的双 FET 可轻松实现、 直接热连接到典型 PBC 上的最大热面积-接地层。

    通过集成散热焊盘与2层接地 PCB 之间的直接散热可显著降低环境空气的热阻。  当与顶层和底层接地区域和接地层结合使用时、可实现30°C/W 及更低的热阻、并且不会因过大的过孔而阻塞或切断接地层。

    2) 2)串联栅极驱动电阻器通常与功率 MOSFET 的栅极串联、原因有多种。  

    1. 减少栅极驱动电压的感应振铃、这会在栅极上引起过压情况并可能损坏栅极。  
    2. 由于控制 FET 的快速导通、可减少开关节点过冲和振铃
    3. 控制开关节点上升沿和下降沿的高频成分。

    为了以更低的功耗获得其中的一些优势、我建议选择小于10Ω Ω 的电阻器。  我还建议将电阻器分为2个部分。  当 HDRV 引脚被内部拉至 SW 时、SW 引脚和控制 FET 源极之间的一个电阻器将限制关断压摆率、而第二个电阻器与 VBST 引脚串联以控制导通的压摆率。  只要 VBST 至 SW 电容器连接到 SW 串联电阻器的 MOSFET 侧、该电阻器就不会影响导通率。  这两个独立的电阻器将允许调节上升和下降压摆率、从而提供最佳效率、同时仍限制与高侧开关相关的 EMI 和 FET 电压应力。

    通过良好地旁路控制 FET 的漏极到同步 FET 的源极、以及50-200MHz 区域中的低阻抗源、通常可以设计一个不需要任何电阻且可在0 Ω 条件下运行的电源转换器、 但是、通常还建议将这些电阻器作为良好的设计实践、以便在布局产生的寄生电感和振铃超出可接受范围时为这些电阻器提供相应的设置。

    一个好的做法  是提供一个非常靠近或直接位于高侧 FET 漏源极下方的非常小的(0201或0402) 2.2-10nF 电容器、以在这个关键的50-200MHz 范围内最大限度地减少源阻抗。

    由于 LDRV 电压作为自适应死区时间控制电路的一部分进行感测、因此不建议添加与 LDRV 引脚串联的电阻器、这可能导致控制 FET 的预成熟导通和交叉传导。

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    尊敬的 Peter:

    感谢您的详细回复!

    1) 1)根据我对答复的理解、使用双 MOSFET 配置可以最大限度减小开关节点面积并通过 GND 过孔提高热导率。

    关于哪一个 FET 用于 CSD86336Q3D 和 CSD86350Q5D 两个器件中。 从散热角度来看、CSD86350Q5D 似乎是一个不错的选择、尽管其损耗比 CSD86336Q3D 略高。

    但是、与 TPS53015芯片的死区时间值(15至20ns)相比、CSD86350Q5D FET 的上升/下降时间值似乎较高。 我应该关注这里的跨导吗? 如果 CSD86350Q5D 为 GO、那么 CSD86336Q3D 是否正常?

    我之所以提出这一问题、是因为我在输入 TPS53015数据表中的死区时间值时、目前印象中 TI FET 损耗表会考虑与驱动器 IC 的兼容性。

    请告诉我们这方面的情况。 此外、请告知我们您的建议、在这两者中最好选择什么(如果有的话、也可以选择其他选项)。

    新问题
    2) 2)当输入电压上升时、输入电压是否有可能(通过 HS FET)达到输出? 在这种情况下、驱动器芯片可能无法加电以驱动栅极、从而导致 HS FET 栅极悬空并导通。

    谢谢、
    Balaji

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    1)是的、TI 的双 FET 封装通常提供更小的尺寸、同时提供良好的热功率耗散。

    2) 2)我不会担心 CSD86350Q5D MOSFET 中列出的开通和关断时间的交叉情况、 TPS53015的自适应死区时间控制将确保在允许另一个 FET 导通之前关闭互补 FET、并且在到栅极的 LDRV 引脚路径上没有添加任何外部电阻。

    在 19V 输入应用中使用 CSD86350Q5D 时、我的一个问题是开关节点上可能会出现过度振铃、从而导致25V 额定功率 FET 上出现过压。  您需要非常密切地注意布局和旁路、以确保开关节点在控制 FET 导通期间不会振铃至高电平、并且在控制 FET 关断期间、在寄生时控制 FET 上的漏源电压不超过25V 电感会同时驱动漏极、如果低于接地、则源极也会上升。

    3) 3) TPS53015驱动器包括弱无源下拉电阻、以在 VIN 上升 dV/dt 期间使 FET 栅极保持关闭、即使 TPS53015未通电也是如此。  但是、如果输入电压的上升速度预计会超过10V/ms、您可能需要考虑在 HDRV 与 SW 之间以及/或 LDRV 与 GND 之间连接1k 至10k 的电阻器、以提供额外的栅极放电功能。

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    尊敬的 Peter:

    感谢您的回复!

    我了解了您对 SW 节点中的额定电压和振铃的看法。 我能够选择额定电压为30V 的绝对最大值(推荐电压为27V)器件 CSD87351Q5D、这款器件看起来很合适。  如果您对此有任何意见或疑虑、敬请告知。

    根据您的建议、我们将考虑在 HDRV 和 SW 之间为 HS FET 选择10k PD、以防止意外输出电压。 对于 LS FET、OCL 编程电阻器可以完成此任务。

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    CSD87351Q5D 应该是一个非常好的选择、能够为您的应用提供更大的电压应力裕度。