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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/999339/tps54519-pg-delay-time-spec
大家好、
我想知道 TPS54519的 PG 延迟时间规格。 (Vout 超过 PG 跳闸阈值后 PG 响应的延迟时间)我想它在 使用比较器时应该立即响应、但您能否检查规格？
您好、Kim、
没有提到延迟时间或抗尖峰脉冲时间、因此 PG 将立即做出反应。
例如、您可以在数据表的图32中看到这一点。
如果您有其他问题、请告诉我！
谢谢、
Dorian
Dorian、您好！
感谢您的回答。 您能否告诉我、为什么在图32中的 VOUT 斜升之前触发 PWRGD？
您好 Ella、
您必须考虑 VIN 缓慢上升至其最终值5V。
当 VIN 低于 UVLO 时、内部电路会提供所需的功率、以将 PWRGD 驱动至预期值。
<UVLO is not defined. 时的 PWRGD 行为
如果您有任何疑问、请告诉我！
此致、 Dorian
客户需要更多有关 PG 时序的详细信息。 您能否检查触发 PG 引脚后变为高阻抗的延迟？
我们不会在生产中测试此项目、数据表中也未指定此项目。
如果需要、客户可以订购 TPS54519EVM 来验证 TPS54519的 PG 行为。
我还建议您查看更新且易于实施的 TPS62867。
TPS62867的电源正常抗尖峰脉冲延迟额定值为34us。
非常感谢！
此致、
谢谢、Dorian。
话虽如此、TPS62867等较新器件具有抗尖峰脉冲电路、可实现稳定运行、但 TPS54519没有。 因此、对于 TPS54519、PG 引脚延迟仅取决于比较器的响应时间、该时间几乎立即(<10us)。 如果有任何误解、请告知我！
去毛刺脉冲电路允许 PG 有更多的时间改变行为以 避免毛刺脉冲、并确保更改是已确认的。
您的理解是正确的。
