This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TPSI3052-Q1:TPSI3052-Q1 SPICE 模型

Guru**** 2813875 points

Other Parts Discussed in Thread: TPSI3052-Q1, TPSI3052

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1162129/tpsi3052-q1-tpsi3052-q1-spice-model

器件型号:TPSI3052-Q1
主题中讨论的其他器件: TPSI3052

大家好、

希望你们做得好。

 TPSI3052-Q1的可用 SPICE 模型存在问题、无法在 LTSPICE 仿真中工作、能否提供最新的工作仿真文件?

此致

Vivek Gandham

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Vivek、  

    非常感谢您的参与。 我下载了 TI.com 中提供的仿真文件(最新版本)、并且能够使用 PSpice for TI 运行仿真而不会出现任何问题。 我想说、在本例中、可能是将模型导入到 LTSPICE 中时。 LTSPICE 应能够打开 TPSI3052仿真文件中提供的 model.lib、但您需要创建自己的符号。

    我建议您 免费试用 TI 的 PSpice、并在此环境中运行仿真。 TI.com 中提供了多个教程、可帮助您使用此仿真器。  https://www.ti.com/tool/PSPICE-FOR-TI 

    以下内容来自 PSpice for TI。

    请告诉我们、这是否解答了您的问题。  

    此致、  

    弗朗西斯科·劳祖里克

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Francisco、

    我已经在 LTSPICE 中创建了自己的模型、即使我遇到了错误。

    对此有什么建议吗?

    此致

    Vivek Gandham

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Vivek、  

    我认为这是由于 TPSpice 标准库中的 TPSI3052使用的内部子电路。 此处的一个可能选项是包含所有这些库、以便能够运行仿真或将库更改为指向 LTSPICE 中可用的库。 所有这些变化基本上都可能造成其他问题。 此外、我相信您可以观察到其他库丢失、并且这个 and2门可能是第一个显示的门。  

    我知道将您的设计迁移到 PSpice for TI 可能会很耗时。 但是、 我绝对建议尝试 PSpice 以获得仿真结果。   

    此致、  

    弗朗西斯科·劳祖里克

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Francisco、

    感谢您提供的信息、我将遵循您向我提出的建议、

    如果我们在您与我分享的 abovbe 条件中将来自微控制器信号(脉冲)的 Vdd 和 EN 连接在一起、会发生什么情况。 您能分享一下结果。

    此致

    Vivek Gandham。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Vivek、  

    在此示波器捕获中、我展示了一项测试、其中 I 将 VDDP-EN 信号短接并同时斜升。 必须注意的是、在 VDRV 被触发为高电平之前、您将需要一个高于 UVLO 的充电延迟。 由于您提到您使用的是微控制器、我假设您没有对 PXFR 使用最高功率传输。 如果您使用的是最低功率传输(PXFR = 7.32k)、则此延迟将更长。 此外、CDIV1/2将影响此延迟。  

    观察结果:VDDP/EN 置为高电平后、VDDM 和 VDDH 开始充电。 一旦 VDDH 电压高于 UVLO、VDRV 将被置为高电平(15V)。  

    请告诉我们这是否能解答您的问题。  

    此致、  

    弗朗西斯科·劳祖里克