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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/873455/tps54160-rt-clk-input-is-there-a-dutycycle-spec
您好！
我应该遵守的 RT/CLK 输入是否有一个占空比范围？ 我在数据表中似乎找不到一个。
提前感谢您的支持。
Fernando Fonseca
电子工程师
您好、Fernando、
外部时钟方波振幅必须在 RT/CLK 引脚上转换低于0.5V 和高于2.2V、并且导通时间大于40ns、关断时间大于40ns。 同步频率范围为300kHz 至2200kHz。 为了 实现外部时钟电路、我强烈建议阅读数据表的8.3.16部分。
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此致、
Ankit Gupta
但没有一个更明智的选择。 我将对这个问题进行改写。为外部时钟输入指定的占空比范围是多少？ 肯定有人必须验证过这一点、因此有人必须知道吗？ 谢谢你
正如我在上一篇文章中提到的、有效的外部时钟信号只需遵守最小导通时间和最小关断时间规格。 没有占空比规格、因为在这种情况下实际上不需要该规格。 占空比将随所选频率而变化、用户必须确保有足够的占空比来满足最小导通和最小关断时间规格。 我希望这会有所帮助！
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应用工程师
