主题中讨论的其他器件：TPS54528
大家好、
与前一个主题相关、客户刚刚获得了原型板、并进行了非常详细的跟进询问。 请参阅以下内容、逐字了解客户跟进问题。
电源 上升/下降
请查找随附的测量值。 我比较了两个电源开关。 对于 Trise、差异可能来自两个开关上的电流限制容差。 对于 Tfall，由于其放电电阻(典型值125欧姆)低于 AP22653 (600欧姆)，但 AP22653的成本要低得多：)首先我们看到电压快速下降(驱动器的自残留功耗)， 然后、电压以较低的速率下降、因为仅发生电容器放电(总电流为4µF 近似值)。 请注意时基、两个 TR 测量值的时基均为200µs μ s/div、但对于 MIC2007 TF 测量值为500µs μ s/div、对于 AP22653 TF 测量值为2ms/div。 这些测量仅在一个电路板上针对每个电源开关进行、因此我们可以预计在最坏情况下(0V 至3V 电平下为300µs μ s)、加电速率将提高1.5倍、并且具有电流限制容差。 您能告诉我您对加电速度有何感受吗？它还可以(不是快)吗？
2.电源下冲
我在5µs 引脚上的 VCC 上进行了测量、显示开/关瞬变(全功率)、标称 VCC 电平为3.15V、并且在启用显示时、我注意到在 μ s 内下冲降至2.95V (TPS54528转换器负载阶跃响应为0至5A)。 即使低于标称3.0V 最低电平，我是否能认为这是可以的？
3.输入逻辑和时间记录
我正在分析总线时序和波形、并且在您的器件中实现时钟会使事情变得更加困难(在保持时间为3ns 的 CLK 上升上采样 SIN、在相同的 CLK 边沿之后更新8ns)、因为我没有对此表示支持。 我担心 CLK TR 可能太慢、如果器件 N 的上升阈值较低、器件 N+1的阈值高得多、则可能会出现问题、芯片 N 的 Sout 可能会在芯片 N+1的采样周期之前或期间更新。
在我的示例中、MCU 和最后一个驱动器之间的长度不可忽略(12英寸迹线)、16个驱动器共享相同的 CLK。 在我之前的设计中、我使用了一个串行100R 电阻器、但 TR 很高、我刚才描述的问题在某些情况下可能会发生(我没有在电路板上观察到它是否正常工作、但我无法推断16个驱动器经过测试、达到300K 驱动器/年...)。 我尝试使用驱动器缓冲器具有非常低的 TR、我对最后一个驱动器具有过冲(我可以使用小型串行电阻器减小它)、但也会在迹线上发生反射、 我在 MCU 附近的驱动器上的信号上升中有一个小折页。
我不希望出现 EMC 问题、因此我打算恢复 CLK 上的100R 电阻器(以及其他信号)。 为了延迟传入下一个驱动器的 SIN 的 Sout 信号更新、我将在每个驱动器对的 Sout-SIN 链路之间添加一个电阻器(可能是设计中已使用的2.5K 电阻器)。 这将增加上升时间、并在下一个驱动器上看到的 Sout 转换上增加大约100ns 的延迟、并确保我没有异步性。
但是、该解决方案只有在驱动器输入 SIN 和 CLK 栅极全部采用施密特触发器配置时才能工作、以避免由于上升/下降时间较长而导致 VIL/VIH 之间的不稳定转换。 数据表显示 SCLK 输入是施密特触发器、其他输入上没有提及。 但内部图显示了每个输入都使用施密特触发器。 我需要考虑什么？
非常感谢！
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