[参考译文] LM5170-Q1：LM5170 SPICE 模型：逐周期电流限制模式期间的 Vgs 冲突和已编程死区时间冲突

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/953462/lm5170-q1-lm5170-spice-model-vgs-violations-and-programmed-dead-time-violations-during-cycle-by-cycle-current-limiting-mode

我正在使用 LM5170-Q1瞬态模型在 PSpice 中仿真设计。

此设计用于升压转换器生成用于电磁阀拉入的60V 电源轨。  HV 输出轨上有一个*很大*的电容，在上电时，最初将该轨电压提高到60V 需要几十毫秒的时间。  因此、由于逐周期电流限制、LM5170会提早终止电感器充电周期。  这本身就很好、因为设计应在系统启动后满足持续要求。

注意到的第一个问题：当电感器充电周期由于周期到周期电流限制而终止时、LM5170 SPICE 模型似乎将 HO1下拉至 AGND 而不是 SW1。  这会导致向导通 FET 施加巨大的负 Vgs、这(如果这实际上是 LM5170的工作方式)可能会使 FET 的栅极绝缘完全消失、尤其是在 FET 接近60V 最大电压时(作为参考、我使用的是100V VDS MOSFET、 但 Vgs 的额定电压最大为+/-20V。)

这是建模错误、还是部件的实际行为方式？  根据方框图、高侧驱动电路不显示将 HO1下拉至 AGND 的能力(除非 SW1恰好在那里)；它可能应该是将 HO1下拉至 SW1。

第二期：

在这些相同的限流周期内、模型将忽略 RDT 设置的编程死区时间。  我展示了从关闭低侧驱动器到打开导通 FET 的~37ns 死区时间；这不是低侧驱动器实际关闭的足够时间、从而在输出电容器短路时产生了壮观的击穿。  在 这些仿真中、RDT 设置为35K、这应导致~156ns 的死区时间；但此处未强制执行该操作。