[参考译文] UCC27531：ENABLE：ENABLE 与 OUT 之间的延时？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/904189/ucc27531-enable-time-delay-between-enable-and-out

器件型号：UCC27531
主题中讨论的其他器件：TINA-TI、

团队、

我已经看到以下帖子：
https://e2e.ti.com/support/power-management/f/196/t/854365

-我们是否可以提供有关 EN 输入和 OUT 输出之间延迟时序的更多信息？
-我们能否提供一些最小值和最大值的特征数据以更好地理解？
-是否应该假定 TINA-TI/SPICE 仿真提供的时序是典型值？

用例为：
两个 UCC27531用于驱动两个并联的电源开关。 UCC27531也用于开关的去饱和保护。EN 用于在发生去饱和保护时使用。
两个 UCC27531均由同一 VDD 供电。
用于将 EN 驱动为慢速压摆率的信号。我们在数据表中提供了 VEN_L 阈值、但从这一点开始、很难评估风险。
我也看过数据集(修订版 G)/中关于压摆率 dV/dt > 2V/ns 的评论

是否可以提供来自测试的这些值的分布？
如何建议缓解此用例的潜在问题？

提前感谢、

5 年多前

0 admin 5 年多前

TI__Guru**** 2382630 points

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AnBer、您好！

请参阅数据表中的图1和第8.6节、其中我们将 TD1和 td2定义为驱动器的 EN 到 OUT 传播延迟(条件：输入= EN、IN+= VDD)。

因此、有关传播延迟的典型值和最大值、请参阅第8.6节。

来自 TINA 模型的时序应该被认为是典型的。

从应用的角度来看、我们的驱动器输入级(EN/INX)通常设计为接受具有快速 dv/dt 的数字信号、以确保信号迅速超过低至高和高至低阈值、从而在 EN/INX 受到噪声影响时最大限度地减少振荡。

缓解措施包括：(i) EN 引脚上具有良好 PCB 布局的干净信号；(ii)最大限度地减少 EN 上的滤波以避免进一步降低信号速度；(iii)驱动器1至 FET1和驱动器2至 FET2之间的对称 PCB 布局、以最大限度地减少一个 FET 的开通延迟； (iv)通过2个并联去耦电容器 C1=0.1uF 和 C2>=1uF 为 VDD 提供干净的电源。

此致、

-Mamadou

0 admin 5 年多前

TI__Guru**** 2382630 points

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您好、Mamadou、

感谢您的回答！

如果 EN 引脚未在设计中使用、该如何处理？
是否应将其保持未连接状态？还是被拉高？您建议使用哪种电阻器值？

谢谢！

0 admin 5 年多前

TI__Guru**** 2382630 points

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Anthony、

EN 可保持悬空、在这种情况下、它在内部通过一个500k Ω 电阻器被拉至5.8V 基准电压。

如果更方便、您还可以通过类似阻抗从外部将 EN 连接到 VDD。

此致、

-Mamadou

电源管理（参考译文帖）

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