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[参考译文] TPS65218D0:PGOOD 在1us 内变为低电平

Guru**** 2589275 points
Other Parts Discussed in Thread: TPS65218, TPS65218D0, TIDA-00606

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/948151/tps65218d0-pgood-goes-low-for-1us

器件型号:TPS65218D0
主题中讨论的其他器件:TPS65218TIDA-00606

您好!

我使用 TPS65218D0为 Cyclone V FPGA 供电。 PGOOD 输出引脚连接到 FPGA 的 nConfig 引脚、以便在电源超出范围时触发 FPGA 的重新配置。 TPS65218不使用 I2C 进行重新编程、所有设置均默认为1、这意味着也是 strict=1。

遗憾的是、当尝试在 FPGA 上配置"更大"的映像时、如果 FPGA 使用适当的逻辑和 I/O、则会发生400ms 的重新配置周期。 其原因是、每次新配置尝试启动时、PGOOD 都会在 amout 1us 的持续时间内变为低电平。

在下面的屏幕截图中、黄色表示 PGOOD 信号直流耦合。 红色信号是 DCDC1的输出、交流耦合、没有带宽限制。

通过测量、我无法检测任何电压变化、从而触发任一电源轨上的 PGOOD 信号。 DCDC1至 DCDC3具有高达20mV 的噪声、DCDC4具有高达40mV 的电压、因此在3.3V 电压下也不会出现问题。

还有什么让我感到困惑的地方、PGOOD 在仅1us 的时间内处于低电平是怎么可能的? 监控的抗尖峰脉冲是否应防止这种情况发生?

当开始重新配置较小的映像时、或使用 FPGA 的 DEV_CLRN 引脚而不是 nConfig 时、系统正常工作。

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    您尝试插入的图像未通过。

    您是否可以尝试使用"插入/编辑媒体"按钮重新插入它们、该按钮看起来像一张在右下角有"+"符号的波形照片?

    如果不起作用、您可以将其压缩、然后单击"附加"按钮、这是熟悉的回形针图标。  

    您是否关注了 TIDA-00606设计中的电源树? 此电源树显示 VCC_AUX 和许多其他电源轨需要来自 DCDC3的2.5V 电压。 如表5-2所示、DCDC3的默认输出电压由 DC34_SEL 引脚设置。 TPS65218D0数据表中 DCDC3和 DCDC4的加电默认值。 当 DC34_SEL 短接至 GND 时、从寄存 器0x18 (DCDC3)加载电压、该寄存器由 EEPROM 存储器支持。 默认电压为1.2V、其他选项(1.35V、1.5V、1.8V、3.3V)均为 DDR 电压或 I/O 电压、但它们均不是2.5V

    我还有点担心 Cyclone V FPGA 的电源定序要求与 TPS65218D0 PMIC 的默认设置不同。 理想情况 下、您应在 PMIC 用于为 FPGA 供电之前对其进行重新编程、并且在重新编程 EEPROM 存储器时、还应在 CONFIG1 (寄存器地址0x13)中设置 STRICT = 0b。

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    您好 Brian、

    啊、抱歉、我没有注意到。

    原理图如下:

    是的、2.5V 的生成不完全符合教科书、但我们在另一个完成的项目中没有遇到任何问题。

    我要添加的波形为:

    在下面的屏幕截图中、黄色表示 PGOOD 信号直流耦合。 红色信号是 DCDC1的输出、交流耦合、没有带宽限制。

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    正确答案:PGOOD 是一个输出、仅在发生故障时才会变为低电平、这将导致每个电源轨排序下降、然后每个电源轨都将再次排序(即 PMIC 将启动系统复位)。 PGOOD 的低电平时间大于1ms,最有可能大于70ms,这取决于默认序列时序(10选通*)

    根据我在此示波器屏幕截图中看到的内容、DCDC1上没有故障。 PGOOD 将由 TPS65218D0驱动为低电平的时间不超过1ms、当然也不会仅持续1-2秒、这是非常不可改进的。  

    遗憾的是、在我看来、调试 PMIC 的下一步是:

    • 您在何处测量 PGOOD 信号?
      • PGOOD 引脚= PGOOD_MAN net = R1049//R1060、加上 R1040串联电阻器 A 侧
      • PGOOD 网络= R1040电阻器的 B 侧、连接到 V1002的引脚3
    • PGOOD (原理图上的 PGOOD_MAN、COB_RESET_N 和 PGOOD 网)还连接到什么? 您提供的屏幕截图中未显示所示的整个电路  
    •  FPGA 上的 nConfig 引脚是可配置的 GPIO、还是仅在硬件中实现?
    •  nConfig 引脚的定义是什么? 它连接到什么电压域? 什么是复位状态(下拉为低电平、上拉为高电平、高阻态)?

    在我看来、V1002 FET 将其拉低、而不是 TPS65218D0的 PGOOD 引脚。 由于 COB_RESET_N 线路上的毛刺脉冲、此晶体管可能正由施密特触发反相器启用。 TPS65218D0上的 PWR_EN 引脚会滤除干扰、但施密特触发器可能会响应并驱动 FET、从而在短时间内硬下拉 PGOOD 信号。

    这正是我要查看的地方、因为您的分析是准确的、您共享的数据验证 PMIC 上没有故障。

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    出于好奇、您为什么需要使 COB_RESET_N 信号反相两次? 为什么不直接将其连接到 PGOOD? 如果两个信号都是漏极开路、则可以通过导线和连接(即共用一个上拉电阻器)将它们连接在一起。

    对于 PGOOD_MAN (R1049//R1060 = 10k /10k = 5k)和 COB_RESET_N 信号的双反相、有2个并联的上拉电阻似乎很奇怪。

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    您好 Brian、

    感谢您的快速回答。 我今天做了更多的调试。

    实际上、我在调试的早期就删除了 V1002、以确保这不是原因。 通过在 PGOOD 中添加滤波器、很明显下拉电阻来自 TPS65218D0。

    此原理图是电路板的第二个版本、因此我 用手将差异焊接到现有的版本1电路板上。 这包括 PGOOD 和 COB_RESET_N 之间的和 该电路板使用了大约两年、但仍具有不带 D0的 TPS65128。

    现在解决问题的方法是使用另一个板、它的工作方式就像一种魅力。 电源管理器似乎在焊接之前或现在进行更改时断开了。

    为了满足您的好奇心:出于安全原因、电源管理器的 COB_RESET_N 和 PGOOD 必须完全独立、因此可能会以错误保持高电平的方式影响另一个器件。 COB_RESET_N 不是漏极开路、而是推挽、因此对于双反相、更容易解释它们不会相互影响的原因。

    感谢2个上拉电阻器、我没有看到它、我肯定会移除其中的一个。

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    Muriel、

    感谢您的更新。 很高兴听到你让它工作了:-)