[参考译文] UCC24612：SR (同步整流器) FET 电路

您好，Dae Hyun，

感谢您关注 UCC24612 SR 控制器。

在我看来、我认为您的 SR 设计应该大体上能够正常工作、但我有一些顾虑：

1. MOSFET 应在每个栅极上并联一个电阻器、以抑制由于引线键合、PCB 电感和栅极电容而在 FET 之间产生的任何可能振铃。
   我建议对每个栅极串联10欧姆。 您可以在输入结处连接10kR 下拉电阻器、3个栅极电阻器连接在一起。

2. 将“开尔文”连接到每个 FET 的源极以进行 VS 感应是一个好主意。
   我建议您对每个 FET 的漏极执行相同的操作以进行 VD 感应。

3. 您选择的 MOSFET 是具有高栅极电容的极低电阻器件。
   其中三个并联的电阻小于1mR、具有巨大的电容。 我担心过度设计。 您提供了空载信息、但 UCC24612数据表(第24页第8.2.2.1节)中的设计指南建议选择 RDS (ON)> 50mV /(0.5*I_sec_peak)。
   与此相比、使用更低的 RDS (ON)成本更高、但不会显著提高效率、并且需要更大的功率来驱动栅极。

4. 每个 FET 栅极电荷为41nC。 3在100kHz 时并联为123nC = 12.3mA 平均偏置电流、对于 SR 控制器为~1mA。
   未显示控制器 VCD (+)电压、但如果是10V、则10V x 13.3mA = 133mW、这主要是控制器中耗散的。 如果开关频率和/或偏置电压更高、则相应地调整损耗。 根据 SOT-23-5热特性、检查此功率级别的结温上升情况。

5. 除非 I_sec_peak 非常高、需要三个并联的1-MR FET、否则请考虑使用较小的 FET (Rd (on)更高)和/或更少的并联 FET 来执行该任务。

6. 我还建议考虑使用 UCC24624双 SR 控制器、该控制器针对这种 LLC 拓扑进行了专门优化。 它还具有35mV 的调节电平、而不是50mV。 请参阅有关 RDS (on)选择指南的第9.2.2.1节(第22页)。

   此致、

   Ulrich

你(们)好  Ulrich

感谢 您的详细解释。

如果 合理 的话，我会先看看你的意见。

此型号的容量为500W (12V/42A)、LLC FS/W 的容量约为150kHz、供您参考。

谢谢。

尊敬的大贤：

在原理图中、有3个 MOSFET 并联、用于 LLC 输出的前移臂。
这些 FET 列为 CSD18450Q5B、显示 Vgs = 10V 时的总栅极电荷= 41nC。  3个并联 FET 将使用3 x 41nC = 123nC。

在我的回答第4点中、我为 LLC 开关频率选择了100kHz 以简化计算、因为当时实际的 Fsw 不可用。
每个 SR 控制器必须在每个开关周期将123nC 传输到 FET 栅极、因此123nC x 100kHz = 12.3mA。

在您的回复中、您表示 fsw = 150kHz。  实际上、UCC24612将 VG 钳位到9.5V、因此 Vgs 不是10V。
CSD18450Q5B 数据表、图4显示了9.5V = 40nC 时的 Qg、因此每个 SR 控制 器的实际栅极充电电流= 3 x 40nC x 150kHz = 18mA。

18mA x VCD (+)= 每个 SR 控制器的功率耗散。
如果 VCD (+)= 12V、则可以考虑在 VCD (+)和 每个 SR 控制器的 VDD 引脚之间添加一个电阻器、以降低1~2V、并降低控制器中的功耗。 1V/18mA = 56 Ω、2V 压降= 112 Ω。  这可以将 IC 中的损耗降低36mW、并将其置于电阻器中。  电阻值越高、IC 损耗越低、但 SR FET 的 Vgs 也会越小。  因此、您可以尝试增大电阻、直到整体效率下降、然后选择最佳值。

此致、
Ulrich