[参考译文] TPS54320：使用 TPS54320 RT/CLK 引脚实现外部同步的方法

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/915904/tps54320-the-way-to-use-tps54320-rt-clk-pin-for-external-synchronization

器件型号：TPS54320

大家好、团队、

我正在考虑如何使用 TPS54320 1MHz 外部时钟来决定开关频率。我设计的方框图如下。

在上电期间、我将 FPGA IO 的 IO 设置为高阻态、并通过 RT (56k)设置的内部时钟将 TPS54320上电。但在高阻态期间 FPGA 的泄漏电流过大、并且 RT/CLK 引脚中的电流从所需的电流值发生变化、开关频率增加。因此、我正在考虑如何配置 RT/CLK 引脚。

您是否建议我避免增加 RT/CLK 引脚和 FPGA 输出之间的开关频率和最佳配置？

非常感谢您的支持。

此致、
Akihisa Tamazaki

5 年多前

0 admin 5 年多前

TI__Guru**** 2382480 points

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您好！

设置为 Hz 时、FPGA 的 IO 如何驱动电流？我会检查 FPGA 的设置、并确保它确实是 Hz。 Hz 应该用作 FPGA 和器件引脚之间的开路。如果 FPGA 正确设置为高阻抗、TPS 将看到 GPGA 断路、器件在 RT 模式下工作、开关频率由 RT 电阻器设置。当 FPGA CLK 被拉至 RT/CLK 高阈值(2.0V)以上时、器件从 RT 模式切换到 CLK 模式。然后、器件将由 FPGA 驱动。确保发送到 RT/CLK 引脚的方波时钟信号的占空比介于20%和80%之间。时钟信号振幅必须在低于0.8V 和高于2V 的电压下转换。

谢谢！

Tahar

0 admin 5 年多前

TI__Guru**** 2382480 points

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Tahar-San、

感谢您的评论。

我将使用三态缓冲器来避免泄漏电流至 RT/CLK 引脚。

此致、
Akihisa Tamazaki

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