尊敬的团队：
我们发现 UCC2895 PSFB 的 VDS (CH2绿色)噪声将影响 UC2843 Buck 的引脚4三角波形(CH1黄色)、因此 Buck 占空比将异常
正如您看到的波形、当 VDS 未切换时、三角波形没有噪声。
您是否有如何解决 PSFB VDS 噪声的想法、或如何提高降压转换器的抗噪性能？
降压：500~1200Vdc =>225Vdc
PSFB:225VdVdc =>48Vdc
波形：
BR
Kevin
大家好、Kevin
PCB 布局是导致此问题的最可能原因。 H 桥 MOSFET 源极或漏极中的跟踪电感(红色)将在器件关断时产生较大的电压尖峰。 与变压器初级串联的杂散电感不是问题、因为它与串联并增加变压器漏电感(如果使用外部垫片电感器、则增加该电感)。 －参见下图。
您的 VDS 波形看起来确实非常嘈杂、因此我更喜欢的解决方案是仔细查看布局并了解如何对其进行改进。
另一个因素是、如果 PSFB 接地中的任何电流(Vin、QB 和 QD 之间)在降压控制器的接地路径中流动。 较大的脉动电流会导致 PCB 轨道上的压降、这会增加降压控制器引脚上的电压。 PCB 布局也是这里的主要因素。
如果您不能或不想更改 PCB 布局、您可以尝试以下几项操作：
改善对电流感应信号的滤波。 确保 CA72、CA37位于控制器的 ISENSE 引脚上、与 GND 引脚的连接非常短。 您可以尝试增大电容器的值和电阻器 RA48的值。 您可能可以在不导致控制器行为发生过多变化的情况下将两者的值加倍-检查占空比最小的轻负载。
在降压控制器的 COMP 和 GND 引脚之间添加一个小电容器(100pF 至300pF)-这同样有助于减少 COMP 引脚上的噪声量、因此减少控制器中 PWM 比较器输入上的噪声量。
在 H 桥中的 FET 的漏源极之间添加一个小电容(100pF)。 这将降低漏极上尖峰的 dv/dt 速率、并应减少它注入降压控制器的噪声量。 这样做的缺点是、PSFB 在更高的负载下将失去 ZVS、而轻负载效率将降低。
请告诉我们您的使用方式。
此致
Colin
