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[参考译文] TPS40170:EMC 测试失败

Guru**** 1138100 points
Other Parts Discussed in Thread: TPS40170, LM5146-Q1
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/766327/tps40170-failed-emc-test

器件型号:TPS40170
主题中讨论的其他器件: LM5146-Q1

大家好、

我们使用 TPS40170的产品在~96MHz 下未通过 EMC 辐射测试-因此这肯定是共模噪声问题! 我们通过 EMC 探针和频谱分析仪缩小了范围、我们认为问题出在降压。

我的原理图是:

在 PCB 布局期间、我注意"电源"环路、以使其尽可能小。 布局如下所示:

我在系统的某些关键点进行了测量:SW、LDRV、HDRV、使用"短接地探针"的输出节点。  

HDRV 节点:

LDRV 节点:

SW 节点:

输出5V:

当然、可能的解决方案之一是在输入端添加共模钳位、但我想尽可能减小源极。

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    您好、tuv0k、

    我将您的查询转发给我们的控制器专家 Tim。

    此致、Robert
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    您好、tuv0k、

    您的波形看起来相对干净。 根据与辐射发射相关的故障发生频率、以下是一些一般建议:

    1.在输入 EMI 滤波器中使用共模扼流圈(有关 TDK 中合适的器件型号、请参阅 LM5146-Q1 EVM 用户指南)。
    2.移除低侧 FET 漏极下方的 SW 过孔、因为它们会将噪声耦合到 PCB 底部。
    3.将一个10nF-100nF 电容器连接到非常靠近 MOSFET 的 VIN 和 GND 温度范围的位置。 该电容可提供高频去耦并缩小有效开关环路面积、从而更大限度地减少磁场耦合。
    4.确保它们是第2层上尽可能靠近顶层的完整 GND 层(例如6密耳间距)。

    有关一系列 EMI 文章、尤其是第6部分 :www.how2power.com/.../EMI_Guide.php、请参阅此链接

    PS:您可以移除低侧 FET 栅极上的10nF 电容器和10k 电阻器。

    此致、
    Tim
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    您好、Timothy、

    首先、我要感谢您在这种情况下为我提供帮助。  

    1) 几乎当然可以。 我想避免这种情况、并将其用作转储辐射的最后机会!

    2) 但这需要 PCB 重新布局。 它将在下一批处理中完成! 不过、在这种情况下、L_FET 会更热!

    3) 没有任何更改就尝试了!

    4.)是的。 由于 PCB 其他部分的阻抗控制、间距为~0.125mm

    我在上升沿测量了 SW 节点并放大了示波器、并看到频率~165MHz 的过冲(我们也高于该频率的辐射限制)。 此后、缓冲器没有任何作用、也不是可行的解决方案、因为器件是使用定制的锂离子电池供电的、因此输入电压不是固定的。  

    我添加了与 HDRV FET 栅极串联的10R 电阻器。 这对我们有很大帮助。 此时可以相当明显地看到过冲、使用电流钳位和频谱分析仪测量的共模辐射至少为-6dB。

    下周一、我们在辐射室有了一定的时间-我们会给您带来结果!

    P.S. 10nF 可以删除、但由于它设置了 SCP/OCP 限制、无法删除10k!

    感谢你的帮助!

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    您好!


    我们没有收到您关于结果的反馈。 我们将假定问题已解决? 如果没有、请随意重新打开主题。

    谢谢你。

    David。
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    我们通过添加10R 串联 WH 高 MOSFET 成功通过测试。 在未来的 PCB 型号中、我们将移除 SW 节点下的通孔、以最大程度地减少噪声耦合。

    感谢您的支持和致以最诚挚的问候!

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