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[参考译文] TPS3808:复位时序

Guru**** 2392095 points
Other Parts Discussed in Thread: TPS3808

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/801222/tps3808-reset-timing

器件型号:TPS3808

您好,  

 参考 数据表第7页上的 TPS3808复位时序图时、需要进行以下说明。

在设计中、VDD 设置为3.3V、VIT 设置为1.2V。

 VDD 是否在 VIT+hys (检测阈值)之前为 Vddmin (1.7V)

在复位持续时间内、VDD 是否可以为3.3V。 在本设计中,当 SENSE 达到 VIT 时,VDD 不会达到3.3V。

3.一旦 VDD 大于1.7V,则复位逻辑取决于 VIT。 一旦 SENSE 引脚越过 VIT,则应存在独立于 Vdd 和 VIT 电源轨的用户配置复位延迟。 请确认。

MR 引脚是否接受100ns 的脉冲?  在数据表中,它被称为1ns (最小值)。 请确认。

 

 非常感谢您的快速响应。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    迪维

    使用器件时、VDD 最小值应为 VDD。 Vin+ hys 用于 SENSE 输入。 加电时、感测输入可以高于或低于 VDD、但我们无法保证在 VDD 超过 VDD 最小值之前的时序规格 一旦 VDD 高于 VPOR = 0.8V、就会定义输出。

    2. VDD 可以是任何高于 VDD 最小值的电压、与感测电压无关。 请注意、表7.3中针对 VDD 和 SENSE 的建议电压范围不相互依赖、且彼此独立。

    一旦 VDD > 1.7V、/RESET 输出取决于 MR 状态和 SENSE 引脚。 正确、当 SENSE 上升至高于 VIT-+ V_HYS 时、在复位转换为高电平之前存在复位延时时间。

    4、是的、只要在表7.5电气特性的底部达到 VIL 和 VIH 值、MR 引脚就接受100ns 的脉冲。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Michael、

    感谢您的回复。您能在下面帮助澄清一下吗

    1.如果 MR 在 SENSE 达到 VIT 以下100ns 内脉冲低电平,那么复位输出将在用户定义的复位周期内保持低电平(我保持为150ms)? 或 RESET 被拉至低电平、直到 SENSE 达到 VIT

    2.如果 MR 在 SENSE 达到 VIT 后脉冲为低电平,并且复位输出处于用户定义的复位周期,则复位将在150ms (复位时间)后变为高电平

    谢谢、

    迪维

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    迪维

    在 SENSE 高于 VIT+*和* MR 为逻辑高电平之前,RESET 始终为低电平。 无论最后发生哪一种情况、都会设置复位延迟计时器。

    2.如果在器件已复位时 MR 为低电平脉冲、则 MR 脉冲无效。 一旦 MR 为逻辑高电平并且 SENSE 高于 VIT+,则用户定义的复位延迟开始。 一旦延迟时间到期、复位就会释放回高电平、除非上述任一条件导致器件保持复位状态。

    如果您有其他问题、请告诉我。 谢谢!