[参考译文] TPS3824：TPS3824在将 nRESET 置为有效时对 WDI 转换有多敏感？

您对 TPS3824功能的理解是正确的。

为了解决您对 WDI 灵敏度的关注、/RESET 输出对 WDI 输入完全没有影响、并且不会有/RESET 激活或停用的机会导致 WDI 上的逻辑高电平或逻辑低电平信号转换。 WDI 的输入是由数据表表表表7.3中的 VIL 和 VIH 定义的逻辑输入、只有从一个逻辑状态转换到另一个逻辑状态才会导致锁存。 当器件检测到高阻抗状态时、将 WDI 从有源驱动切换到高阻抗的行为不会被视为 WDI 转换、并且在不处于复位状态时将生成其自身的脉冲、或者在看门狗装置重新初始化一次之前不执行任何操作 复位条件发生。

是否可以调整 WDI 信号、使信号保持高电平或低电平、直到复位无效？

您好！

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您好、Michael、

感谢您的跟进！

我很感谢您刚才的回复、但我之前提到 nRESET 对 WDI 有明显影响时可能不清楚。  我并不是说建议 TPS3824的 nRESET 和 WDI 线之间可能存在内部连接。  我是说、连接到 TPS3824的客户电路在该电路中具有某种相关性并不少见。

一般而言、将 TPS3824的 nRESET 输出连接到电路的整个过程就是为了使该连接能够驱动该电路中的某种变化。  (无论该电路可能是什么。)  实际上、电路的 nRESET 输入在整个电路中进行_signific_更改是一种常见的设计、包括将该电路的所有输出置于某种类型的预定状态的可能性。

与此相结合、TPS3824的 WDI 输入(至少通常是一个输入、我很感激 TPS3824的功能比这更复杂)的典型用例是将其连接到同一电路的某些部分、而 nRESET 也连接到该电路。

(例如、TPS3824的 nRESET 输出可能直接连接到微控制器的 nRESET、而 TPS3824的 WDI 输入可能直接连接到同一微控制器的数字输出。)

因此、我希望 TPS3824将 nRESET 置为有效会对其 WDI 输入产生影响、这是相当常见的情况。  (例如、如果微控制器恰好将 WDI 驱动为高电平、而 nRESET 置位、则微控制器的硬件(无论固件代码如何)可能会切换、然后保持 WDI 为低电平。)

在这种情况下、风险可能不是 WDI 在 nRESET 被置为有效的"中间"期间被切换。  当 nRESET 瞬变时、WDI 只会看到一个恰好相关的转换。  在纳秒甚至可能是几微秒内、这很可能。

如果您愿意、您可以将其称为快速"干扰"。

我很感谢数据表介绍了如何通过 FET 来控制 WDI 线、从而打破 nRESET 和 WDI 之间的相关性。

但是、我可以想象许多设计人员会想到"我不需要隔离 WDI 线；在 nRESET 处于活动状态时、我们无法切换 WDI、我们的微控制器/FPGA/分立式逻辑/什么情况下、在 nRESET 处于活动状态时、您处于_RESET_中！"  并且不知道当 nRESET 被置为有效时它们容易受到"干扰"的影响。

我还可以想象、即使设计中包含去耦 FET、考虑到现实世界组件的实际情况以及可能缩短的转换时间等、仍可能存在"干扰"的可能性。  实际上、想象一个"竞态条件"、如果您是这样、WDI 恰好在 TPS3824确定它已计时且即将使 nRESET 生效的同时开始转换。

无论如何、细节都很重要。  在我看来、TPS3824的设计可能对此类"干扰"有一定的弹性。  例如、如果在 nRESET 置为有效的5微秒内发生任何 WDI 转换、则可能会刻意忽略这些转换。  或者、即使不是为此目的进行正式设计、数据表的"tw 脉冲宽度"(无论尝试捕获的是什么)为100纳秒也可能会可靠地对 WDI 灵敏度产生某种影响。

就我们自己的情况而言、这都是一个假设。  我们自己驱动 WDI 的电路恰好与连接到 nRESET 的电路完全分离。  但是、我们掌握的有关 TPS3824这方面实际工作原理的任何信息都将有助于我们进行风险评估。

当 TPS3824置位 nRESET 时、您能告诉我们什么关于它对 WDI 的敏感性？

-thx