[参考译文] CSD87350Q5D：CSD87350Q5D 导通延迟时间范围

Livia、您好！

感谢您向客户推广 FET。 当高侧 FET 导通时、低侧 VGS 上的电压尖峰很常见。 这称为 CDV/dt 感应电压。 高侧 FET 导通时快速变化的开关节点电压会通过低侧 FET 导通的漏源电容与其栅极源极电容进行电容耦合。 我无法从这些波形中得知两个 FET 是否同时导通。 我需要查看低侧(开关节点)的 VDS 以及输入电压(交流耦合并放大以查看任何尖峰)。 CSD87350Q5D 中使用的 FET 经过优化、可防止 CDV/dt 引起的导通。QgD/Qgs 的充电比< 1、可在高侧 FET 导通时最大限度地降低低侧 FET 上的感应电压。 需要使用探针尖端与其接地连接之间的最小回路仔细测量开关波形 VGS 和 VDS。 使用示波器探针的尾纤接地将导致错误测量、显示出更高的电压。

数据表中指定的开关时间并不非常有用、如下面博客的链接中所述。 这些时间在很大程度上取决于用于驱动 FET 的电路布局和栅极驱动器。 此外、如果可能、我还想回顾一下原理图。

e2e.ti.com/.../understanding-mosfet-data-sheets-part-5-switching-parameters

Livia、您好！

跟进、看看这是否解答了您的问题。 请告诉我。 如果我第二天没有收到您的回复、我将假定您的问题已得到充分回答、并结束本主题。

尊敬的 John：

感谢您的快速支持。

我从我们的客户那里得到您所需的波形、请参阅下图(PHASE=VDS)。

对于原理图、我将通过电子邮件将其发送给您。

再次感谢。

此致、

刘利维亚

尊敬的 John：

当然。

感谢您的快速支持。

此致、

刘利维亚