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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/840581/ucc24624-for-forward-topology
您好、E2E、
UCC24624能否用于 正向拓扑的次级全 SR？
此致、
ACGUY
您好、ACGUY、
感谢您关注 UCC24624双 SR 控制器。 该控制器专为采用 LLC 拓扑的应用而设计、并针对这些应用进行了优化。 它不能用于正向模式拓扑。
原则上，它应该起作用，但可能有一些限制因素需要考虑： a) SR FET 必须以接地为基准、 b)低频(例如< 100kHz)比高频(> 200kHz)有更好的成功机会、 c)周期前向部分的上升电流使得快速 SR 关断变得更加困难、并且可能会发生一些跨导。
您可能还需要考虑 使用 UCC24610 SR 控制器、该控制器具有 SYNC 输入、可在初级 FET 开关时获得关断警告。 该 器 件针对5V 输出进行了优化、但可通过一些外部电路适应其他电压。
另 一种选择是在 初级侧与次级 SR 驱动器之间使用隔离器。 TI 拥有各种隔离器。
此致、 Ulrich
您好 Ulrich、
感谢您的回答。 请告诉我您对以下 URL 的看法。
https://e2e.ti.com/support/power-management/f/196/t/832701#pi320995=2
我使用两个 UCC24610s 为正向次级侧提出了完全同步整流电路。 但是、我无法计算死区时间。 如果通过连接到 SYNC 引脚的 R 和 C 来调整死区时间、它实际上仅用于电路、不是定量的。
如果您有其他好主意、请告诉我。
SYNC 输入旨在使 UCC24610在 SYNC 的下降沿立即关闭 SR-FET。 您不想在此处添加延迟。 相反、我认为另一个 SR 的开启应该延迟。
但是、Ton Adjust 仅设置 FET 已开启后的最短导通时间、因此这不是要调优的引脚。 TOFF 调节 SR FET 在关断后应保持关断的时间。 该时序的容差太松、无法适应固定频率运行、因此不是要调优的引脚。
我建议在 VDS 感应中增加延迟以实现导通。 尝试在每个控制器上分别为 VD 引脚和 VS 引脚串联增加大约100欧姆和100欧姆。 两个引脚需要大致相等的电阻、因为两个引脚具有大致相等的偏置电流。 我们需要在不显著更改关断电压阈值(-5mV)的情况下添加延时时间。 然后、在 VD 和 VS 之间添加一个1nF 电容。 这应增加~100ns 延迟、以感应-0.25V 以开启 SR-FET。 这应在下一个 FET 检测到它应该打开之前为之前的 FET 提供完全关闭的时间。
您可能 必须上下调整 VD 至 VS 电容值以优化性能。 理想情况下、应仅存在最短的导通延迟、以避免过多的体二极管损耗。 希望这对 您有所帮助。
