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器件型号：TPS7A7100 大家好、
当 EN=0时、我将 PG 上拉至 VCC、该引脚的雕像如何？ 它是处于低电平状态还是跟随 VCC 信号？ 谢谢。
大家好、
当 EN=0时、我将 PG 上拉至 VCC、该引脚的雕像如何？ 它是处于低电平状态还是跟随 VCC 信号？ 谢谢。
您好，
PG 是电压检测器的漏极开路输出。 为了在内部下拉 FET 关断时生成逻辑高电平信号、必须将输出电压上拉至一个电压；然而、用作上拉电阻的这个电压不会影响电压检测器的功能。 当 Vout 小于 Vit (pg)+ Vhys (pg)时、PG 输出将为逻辑低电平。 因此、当禁用稳压器时、PG 将为逻辑低电平。
非常尊重、
Ryan
