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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/854510/bq40z80-default-level-when-pin20-is-active
我们知道引脚20是一个例外，因此、当引脚20用作 PDSG 且器件决定打开预放电 PFET 时、默认输出电平是多少？ 是否可以在 Studio 中设置此级别？
大家好、Changhe
我认为这是由数据闪存中 FET 选项寄存器中的 PDSG 位控制的、您可以 验证 这是否适用于手头的 EVM
[引用用户="Steven Yao"]
[/报价]
你给了我 一个不相关的答案，如果没有明确的答案，你能让其他同事回答我的问题吗？ 我在这个问题上浪费了两篇文章。
Changhe、
当引脚20用于 PDSG 时、如果按照先前博文中提到的技术参考手册(TRM)中所述配置极性、则引脚20为低电平有效。 正确配置后、引脚20为漏极开路、因此在 PDSG 关闭状态下、引脚20将被 PFET 栅极至源极电阻器拉高。 当引脚20上的 PDSG 被监测计拉低时。
尊敬的 Damian：
非常感谢您的回答。
