大家好：
我不同意最后的结果(https://e2e.ti.com/support/power-management/f/196/t/585576?tisearch=e2e-sitesearch&keymatch=TPS65910%25252520%25252520%25252520%25252520VDIG1)、因为他 的波形不是很 准确。我 的波形是100us/div，、我看到了与 Hirotsugu Kobayashi 相同的现象（最后一个问题者）。那么、这是我的 VDIG1测试图片、它是正确的、只是一 个常规现象吗？
从0到1.4V 的转换率非常快-->1.5V/12US = 0.125V/us。 如果这个压摆率是恒定的、VDIG1将在14us 内而不是100us 内达到1.8V。
从0到1.4V 的压摆率应被忽略。 这是 VDIG1在未受控制时的斜升速度。 强制 VDIG1以100us 的时间斜升至 VOUT、min 这一事实是导致阶跃(0至1.4V、然后停止)的原因、而不是器件问题。 该阶跃之后是一个 RC 延迟、该延迟会逐渐上升至最终电压
您将此步骤视为一个问题、而不是一种用于控制此 LDO 斜坡速率的故意设计技术。 数据表的唯一要求是 "开通时间" (VOUT = 0.1V、最高 VOUTmin)的典型值为100us。
我不能说为什么使用了这种设计技术、但我可以说、这是有意使用的、用于满足 100us 的"开通时间"规格。 测量所有 LDO 的接通时间有助于您验证它们是否都符合规格。 或者、您也可以 使用不同的引导引脚设置(BOOT1、BOOT0引脚设置为00b)为 TPS65910A3EVM-583上电、以查看 VDIG2在输出电压为1.2V 而非1.8V 时的表现、并比较不同 EEPROM 设置修改输出电压时其他 LDO 的导通情况。
