This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TPS3808:MR 引脚内部泄漏电流

Guru**** 2392115 points
Other Parts Discussed in Thread: TPS3808

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/814447/tps3808-mr-pin-internal-leakage-current

器件型号:TPS3808

我们使用的是5V 供电的 TPS3808G50DBVT。 根据数据表、MR 引脚有一个内部上拉电阻器、通常为90K。 数据表提供的最小值为70K、但不提供最大值。 e2e 情况(e2e.ti.com/.../108036 MR 最大内部90K 电阻值)建议在典型值中增加40%将提供最大值、即126K。 内部上拉电阻可以在70K 到126K 之间的任意位置。

 

我们没有为 MR 引脚添加外部上拉电阻器。 它由开漏驱动器驱动。

 

为了确保在所有工作条件下都能正常工作、我们必须考虑所有泄漏电流源。 这包括开漏驱动器的泄漏、它必须包括 TPS3808内部的任何泄漏电流、该电流还必须流经该内部 MR 电阻器。

 

换而言之、MR 引脚可能连接到某些内部缓冲电路、该电路将具有一定的泄漏电流。 该缓冲器输入电路可能会拉出或灌入泄漏电流(稍后会讨论更多内容)。 总之,我们可以将泄漏电流作为2个泄漏电流的总和来讨论:从外部连接到 MR 引脚的器件泄漏电流,以及从 MR 缓冲器输入电路泄漏电流。 希望这有道理。  

 

数据表中的 MR 引脚 VIH 最小值为0.7 * VDD (在我们的简单示例中为3.5V)。 e2e 案例(e2e.ti.com/.../1958567 MR 最大内部泄漏电流#1958567)确认 MR 引脚不是施密特触发器、因此不能保证迟滞。

 

话虽如此,我们需要确保流入内部 MR 上拉电阻器的所有泄漏电流之和不会使电压降至3.5V 以下。

 

当内部电阻器的最大值为126K 时、可容忍的最大总泄漏电流(来自所有源)为(5–3.5)/126K =~ 12uA。 数字器件的最大泄漏电流规格大约为10uA、这种情况并不少见。 因此、如果我们的开漏驱动器最大泄漏电流 为10uA、则内部 MR 引脚泄漏电流仅为2uA 左右。

 

因此、我们最终得到了一个问题。 在工艺、电压、温度和寿命期间、最坏的 MR 引脚内部泄漏电流是多少?

 

在相关的注释中、TI 能否告诉我们 MR 缓冲器输入电路泄漏电流是否可以朝任一方向流动、或者是否不会流过内部 MR 上拉电阻器? 换句话说、有时我们会看到泄漏电流的+/-规格、这意味着它们可能流入或流出器件。 符号通常表示流出器件的电流;+符号通常表示电流流入器件。 那么、MR 引脚内部的泄漏电流是流入 MR 引脚内部电路、还是流出它们、或者可能双向流动? 当时的想法是,如果我们知道这些内部泄漏电流总是从 MR 缓冲器输入电路流出,那么它们不会计入我们担心的内部上拉电阻器上的压降,对吧?

 

提前感谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Bob:

    我将与我们的产品专家一起为您研究这个问题、并在几天内得到您的回复。

    谢谢、

    Abhinav。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你(们)好 Bob  

    MR 的内部电路如下-  

    MR 引脚进入由内部电阻器(70K 至126K)上拉的逻辑电路门的输入端。  

    逻辑电路的输入是晶体管的栅极、它不会获取任何电流。 因此、如果 MR 引脚电压有任何下降、则会有一个作为 KCL 的电流。 如果 MR 小于 VDD 电流、则将 从 MR 引脚流出、并且您的电源应该能够吸收该电流。  

    最大电流=(VDD - VMR)/70k

    如果强制 VMR 大于 VDD (不建议这样做)、则电流将流入 MR 引脚。

    无需放置外部电阻器。 当 MR 为低电平时、您需要在 MR 能够吸收最大电流时连接一个拉电流器件。

    请告诉我这是否解决了您的问题。

    此致

    Trailokya

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的快速响应。 让我们重复一下我们认为在您的回答中解释的内容、以确保我们正确理解所有内容。

     

    我们了解了对 KCL (基尔霍夫电流定律)的引用、并且不打算对 MR 引脚施加高于为器件供电的 VDD 的电压、因此无需担心。

     

    当您的回答为“逻辑电路的输入是晶体管的栅极,它不会获取任何电流”时,我们认为这是指最坏情况下 MR 引脚在工艺、电压、温度和使用寿命范围内的“内部泄漏”电流小于10纳安(10 x 10^-9 A 或10nA)。 此外,很难相信内部漏电流为零; 人们会认为至少有一些泄漏电流会流动,特别是在极端温度下,但只要泄漏幅度真的很小(即小于10nA),它就不会影响我们的压降计算,这一点就足够重要了。 请确认我们对此进行了正确解释。 如果10nA 不是一个很好的限值、请告知我们什么是安全的最大限值。

     

    再次感谢您的提示响应。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你(们)好

    解释正确。

    我告诉过相对于 uA 电流的可忽略电流、如果 VMR = 3.5V、该电流将会流动、如问题说明中所述。

    安全侧您可以将电流限制设置为50nA、这将是高温下逻辑块泄漏电流+ ESD 泄漏电流的组合。

    请告诉我这是否能解决您的问题。

    此致

    Trailokya

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Trailokya、

    谢谢。