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器件型号：TPS54340 大家好、
我的客户报告 TPS54340有问题。 在其应用程序中、为了使直流/直流与系统时钟同步、它们通过0.1uF 电容将系统时钟从 FPGA 引脚连接到 TPS54340的 RT/CLK 引脚。 虽然在某些情况下、它们认为不需要同步、但在这些情况下、它们会保持0.1uF 电容在板上、但会禁用 FPGA 时钟输出、因此相应的 FPGA 引脚会设置为高阻态条件。 问题是在这种情况下、某些器件无法保持稳定、直到移除0.1uF 电容器。 为什么？ 是否不允许 RT/CLK 引脚上的电容？
谢谢！
John
