工具/软件：TINA-TI 或 Spice 模型
您好！
好消息是、早期的 TPS2492 TINA 模型问题已得到解决。 我感谢你的介绍。 然而、在最近的仿真中、我注意到、现在发布的模型为27/3/19；OUT 和 GATE 之间的齐纳二极管似乎缺失、或者无法按预期工作。 当 OUT 引脚远高于导通 FET 的最大 VGS 时、发生会触发125mA 栅极下拉的故障情况。 栅极被快速拉至0V！ 大约100uS、然后在释放强下拉电阻时跳回到输出电压的几个100mV 以内。 如果我测量流入 OUT 引脚的电流、我将看到这个125mA 电流通过内部齐纳二极管被拉至 OUT 引脚、并下降至 GND。 不会发生。 相反、栅极完全降至0V、导通 FET 的 VGS 超过其容差。 我还注意到、在100us 强下拉之后、为了使栅极返回到与齐纳二极管正向压降等效的电压、 模型中的内部电流源反向、并且在极短的时间内、它将100mA 压入栅极、直到它返回到相对于 OUT 引脚的正确电压。
此外、强下拉电流似乎只在栅极位于 OUT 引脚电压之上的短时间内存在、一旦栅极降至 OUT 以下、下拉电流在100us 的剩余时间内下降至25mA。 此外、尽管我仍然在超过100us 的时间内将 OV 置为有效、但在100us 初始强下拉之后、2mA 的保持下拉不会持续。
如果我在 OUT 和 GATE 之间放置一个外部齐纳二极管、请确保 VGS 保持在容差范围内、并且运行方式与预期的更加相似。 (仍然缺少弱下拉电阻)
这可能听起来有点像我的脚踏、但在对外部 FET 和下游效应进行建模的过程中、这些是相当重要的特性。 TPS2492模型内部电流源的这些行为导致了不现实的行为、电流方向的快速开关会导致 SPICE 中的收敛问题、显然、我在仿真时首先要做的是观察功率 FET 的 VGS。 如果 IC 这么做、这一个就会在很长时间之前死。
我知道您的团队很忙、我很感激这些工具都可以免费提供给我们、但硬件之前的仿真尝试识别这些瞬态行为、并在进入硬件之前缓解任何意外情况。 我确信您理解。
也许您可以更深入地了解一下。
祝你一切顺利
Aidan
