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[参考译文] CSD17484F4:评估板

Guru**** 2318830 points
Other Parts Discussed in Thread: CSD17484F4, CSD23280F3, TINA-TI, CSD23382F4
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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/585721/csd17484f4-evaluation-board

器件型号:CSD17484F4
主题中讨论的其他器件: CSD23280F3TINA-TICSD23382F4

您好!

我们是否有任何电路板可供客户评估我们的 FemtoFET? 尤其是 CSD17484F4? 他们使用了他们想要继续进行破坏性测试的仿真模型。  

谢谢、

Ryan Bishop

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    Ryan、  

    我知道我们正在开发 EVM、但不确定状态。 我建议直接联系 Kevin O'Connell、即 PME。 请随意让我参与其中。  

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    您好、Brett、

    感谢您的快速响应。 我将直接执行此请求。

    此致、
    Ryan
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    大家好、我正在尝试使用 TI 的 P 沟道 MOSFET Pn# CSD23280F3。 我使用了 TINA-TI 仿真程序、

    为 TINA-TI SPICE 模型插入宏、如下图所示。  使用3V 电源电压、分析结果显示了第一个图中栅极和源极连接时(漏极处为2.66v)(它应该关闭?)。 但是、如第二个图所示、改变 CSD23280F3的方向(应该有体二极管?)、漏极电压为1.02mV。 此外、我还在尝试查看何时提供评估板。  

     谢谢、

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    Jeevan、  

    我知道该板目前正在工作、但我不确定何时可用。 其目的是将各种 N 沟道和 P 沟道 FemtoFET 全部放在单个板上进行评估。  

    您是否在电源上看到1.02mV 的原因? 这是由于 FET 关断时流经 FET 的泄漏电流为3.4nA、符合数据表中保证的最大值规格(5V 时为25nA)。  

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    感谢您的跟进。
    我们理解,但我们希望运行方式类似于第一个设置(第一个图),其中源终端位于(左),因此我们可以将其用作电源开关。 因为我们不希望体二极管在源极低于漏极时导通。
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    好的、那么当源极高于漏极时、FET 是否应该被/阻断? 是的、可以。 但当源极低于漏极时、二极管将导通。 该二极管是器件固有的。
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    谢谢 Brett、
    请告诉我以下内容:
    对于图1 - VGS 为零、但为什么 FET 在8.8uA 的电流情况下仍处于"导通"状态? 。
    对于图2、Vd 大于 Vs、我们期望体二极管导通、但不导通?
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    啊哈! 我明白你的观点。 在 SPICE 模型中、二极管很可能是反向的。 让我与我们的建模团队核实一下、然后返回给您。 感谢您将此事提请我们注意。
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    Jeevan、  

    您是正确的、并且网络上的 SPICE 模型对二极管进行了向后配置。 请使用随附的。 我们正在在线更新模型。  

    再次感谢您向我们强调这一点。  

    e2e.ti.com/.../CSD23280F3.TSM

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    您好 Brett、

    您欢迎并感谢您的跟进、我对您提供的模型进行了仿真。 根据(CSD17484F4)的数据表,有栅源极二极管,但我正在尝试隔离(栅源极),我看到另一个器件(CSD23382F4)可能更有效地将栅极驱动为开关。 另一个器件具有背对背栅源极二极管、如下所示;但是、TINA TI SPICE 模型不可用。 您是否可以通过任何方式为我提供 TINA SPICE 模型、以便我对其进行仿真、以便将其与 其他器件进行比较?  

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    Jeevan、
    我已经为 CSD23382F4申请了 TINA TI SPICE 模型-当我有计划完成时、我会告诉您。

    不确定为什么没有创建。
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    您好 Brett、

    感谢您的跟进、期待您的参与。

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    我提交了构建模型的请求。 虽然模型组只承诺在2周内完成、但有人告诉我 FET 的时间通常较短、因此希望能尽快回复您。