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[参考译文] UCC27533:UCC27533启动时的干扰

Guru**** 2330840 points
Other Parts Discussed in Thread: UCC27533
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/603525/ucc27533-ucc27533-glitch-on-start-up

器件型号:UCC27533

我有一位客户看到 UCC27533的以下问题:

我的电路非常简单。 VDD 和 IN+连接在一起。 IN-和 GND 连接在一起。 在 VDD 和 GND 之间放置一个100N 的去耦电容器。 我的应用使该电路通过三角脉冲激励。 在 VDD 上的电压斜升期间、我在输出端看到一个小脉冲。 这是在电压升高到 UCC27533的工作电压之前发生的。 我使用 IC 模型在 TINA 中模拟了同一电路、但我看不到这种情况。 如果您能在这方面为我提供帮助、我将不胜感激。 启动操作是否无干扰? 我看到了另一个类似的驱动器、其中特别提到了无干扰启动。



我在前面的示波器屏幕截图中显示的电流是为去耦电容器充电的电流。 该电流可能尚未经过 IN+的下拉电阻器。 我已提起 IN+并将其保持打开状态;根据任何输入断开时的数据表、输出应处于低电平。 我确实看到干扰部件仍在出现。

根据功能方框图、无论输入端的逻辑电平如何、只要 VDD 小于工作电压(8-9V)、输出就应该为低电平。 在远低于电压的情况下会发生干扰。

在我看来,在这一部分的启动过程中不应该有一个“毛刺脉冲”。 您能否查看此问题并让我知道您认为正在发生什么?

感谢您对此的帮助!

Richard Elmquist

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    您好 Richard、
    我叫 Richard Herring、是高功率驱动器产品线的应用工程师。
    我想知道客户对电路所寻求的功能是什么。 它看起来像是一个脉冲发生器、在 UVLO 上升时打开、在 UVLO 下降时关闭。 可能有更干净的方法来执行该功能。

    行为。 低侧驱动器通常预期以适度的 VDD 上升速率运行。 导通期间将出现 UVLO 延迟、您可以在波形中看到这种延迟。

    输出响应或初始干扰的相关信息。 在 VDD 上升时间更短的情况下、当 VDD 最初上升时、内部驱动器(高侧) MOSFET 的体二极管将驱动器输出钳位到 VDD 电容器。 当 VDD 达到~1.5至2V 时、有足够的电压来主动驱动内部低侧、灌电流器件接地。
    与15或20V 驱动器相比、35V 驱动器需要更高的 VDD 电平来驱动低侧接地。

    根据您所展示的此电路、值得一看的是具有额外输出钳位电路的器件、我认为您提到的"无干扰"电路就会存在该电路。
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    Richard、

    我很抱歉耽误了答复,但我还有几个问题。

    UCC27533是否"无沟"? 我之所以提出这样的问题、是因为在 VDD UVLO 保护下的表1中、它指出器件应具有"无干扰"运行。 您能否更详细地解释一下、因为您的评论似乎表明情况并非如此。

    您是否说 Vdd 上升率是问题的一部分? 它是否太快? 请更详细地解释您的陈述、以便我可以向客户解释。

    感谢您对此的帮助!

    Richard Elmquist

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    您好 Richard、

    我确实看到了您刚才提到的评论。 我将通过 IC 设计确认 IC 结构、但大多数低侧驱动器都与我之前所述的相同、我可以查看这些说明或更详细地进行解释。  您的请求。

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    Richard、

    是否有关于此问题的任何更新?

    如果您对客户有任何其他问题、请告诉我。

    感谢您对此提供的帮助。

    Richard Elmquist

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    Richard、

    我曾与 IC 设计讨论过、他们评论说、500ns 或更短的快速 VDD 上升时间会导致输出扰动。

    输出钳位如我之前所述:在极低 VDD (<~1.5至2V)下、输出通过驱动器 MOSFET 体二极管(~0.6至0.7V VF)钳位到 VDD 电容器。 当 VDD 为1.5至2V 时、有足够的电压来主动驱动内部 MOSFET 下拉器件。

    我有几个问题:驱动器输出端是否有任何电容负载? 这在正常应用中是预期的。

    客户可以使用额定 VDD 较低的驱动器吗? 一些较低电压的驱动器具有较低的 VDD 电平、内部器件可以在该电平下主动钳位到接地端。

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    您好 Richard、
    我想跟进、因为这次对话仍在进行中。
    我从设计输入发送的最后一个响应是、该应用中500ns 或更短的快速 VDD 上升时间会导致该电路中的输出扰动。
    客户是否仍在采用此设计方法? 根据所需的要求、可能有更好的方法来实现它们的电路。