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[参考译文] UCD9224:与2个 UCD74120搭配使用

Guru**** 2318830 points
Other Parts Discussed in Thread: UCD74120, UCD9224, UCD9244
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/600110/ucd9224-operating-with-2-ucd74120

器件型号:UCD9224
主题中讨论的其他器件:UCD74120UCD9244

 

 

我们组装了电路板、并在为 SOC (K2K)供电时遇到问题。  我们一直在微控制器的 LCD 上看到 SOC 电源故障。我们已确保所有使用的 UCD 文件都是最新的。 我们从 Advantech 网站上选择了它。

 UCD 配置从以下链接中获取。

 http://www2.advantech.com/Support/TI-Evm/EVMK2HX_sd4.aspx

 

在 UCD9224上、我们看到两个电源轨都报告来自 UCD74120的 FLT 线路。 PFA 原理图和示波器图、描绘具有 PWM 输出的 FLT 线路行为。

 下面是所使用的电源设计方案。 我们已重复使用 Advantech 的 K2K EVM 的设计。

我们观察到 FLT 线在 PWM 周期期间振荡。 随附示波器捕获、原理图和 Fusion 软件 capturese2e.ti.com/.../6574.UCD9244-6.4.0.12746-Address-78.docxe2e.ti.com/.../K2K_2D00_CVDD_2D00_PWR_2D00_Section_2D00_Sch.pdf

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    UCD74120似乎已触发高侧电流限制。 如果是这种情况、PWM 应在一段时间后停止。 PWM 是否停止? 您还需要比较 PWM 信号和 SW 信号以确认这种猜测。 您需要放大几个开关周期、以查看 SW、PWM 和 FLT 之间的关系。 UCD74120的高侧电流限制阈值可能设置得过低、从而触发 OC。  

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    尊敬的 Zhiyauna:

    之前的捕获是在 K2K SOC 与电源稳压器断开连接的情况下提供的。 PFA 捕获是在 SoC CVDD 轨连接到稳压器的情况下完成的、在这里、我们看到 CVDD 未生成、PWM 在 SoC 电源启动发布后非常早地关闭。

    我们已经组装了两块电路板、两块电路板表现出类似的行为。发出 SoC 电源启动后、PWM 看起来会立即启动和停止、因为检测到 FLT、 在以上两个捕获中、我们无法看到 FLT 处于活动状态、但融合工具报告此通道上的 FLT、这也可以通过 CRO 进行捕获、如下图所示。

    CH - 1 (黄色)- SoC 电源启动

    通道- 2 (蓝色)-来自 UCD9244的 PWM 输出

    通道- 3 (粉色)- SW 引脚 UCD74120

    CH - 4 (绿色)-来自 UCD 的 FLT

     

    SOC-START_VS_FLT-BRD2_3.png

    CH - 1 (黄色)- SoC 电源启动

    CH - 2 (蓝色)-来自 UCD 的 FLT

     此处捕获 UCD74120的 FLT 引脚、如 Fusion 工具中报告的那样、脉宽约为5nS。

     

    我们需要了解并解决产生 FLT 的原因、从现在起、我们应在 FLT 线路上将0.1uF 电容接地、以滤除任何噪声/杂散信号。

     我们已尝试通过将 ILIM 引脚上的电阻值从22.6K 更改为33K 来增加 ILIM (从 BB3和 GND 之间的分压器输出到 ILIM)。 在 IMON 引脚上、电压也不会增加到0.5V 以上

     当 PWM 打开时、在74120的 HS_SNS 引脚或引导引脚上没有压降或压降。

     除此之外,如果还有其他指针,请告诉我们,同样的指针也可以尝试。

     

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    HS_SNS 引脚 kΩ 直接连接到高侧 FET 的漏极是否有一个2k Ω 电阻器?
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    您好 Zhiyuan、

    我们已使用2K 欧姆电阻器将 HS_SNS 引脚连接到 VCC 12伏。 请参阅随附原理图 K2K-CVDD-PWR-Section-Sch.pdf 的第1页

    此致

    LN

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    2k 电阻器需要以尽可能短的距离直接连接到 UCD74120 VIN 引脚。 是这样吗?

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    您好 Zhiyuan、

    是的、假设正确。 我们发现、无论我们是否连接负载、行为都是类似的。 从 SOC 启动几毫秒后、PWM 信号停止。 FLT 继续被置为高电平。 高侧电流阈值设置为37.5A

     我已附上配置供参考

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    你(们)好 Zhiyuan
    我们想了解寄存器 IOUT_CAL_GAIN 和 IOUT_CAL_OFFSET 背后的理论
    在 Advantech 工厂收集的 UCD 配置中、编程的值分别为88.125毫欧和-4.5A。

    但根据以下线程
    e2e.ti.com/.../547255
    建议使用以下公式。

    公式如下所示、仅当硬件电路设置为建议的数据表时:
    IOUT_CAL_GAIN = 47*DCR
    IOUT_CAL_OFFSET = 0.5/IOUT_CAL_GAIN。

    当我们为上述寄存器使用一些值时、我们可以看到仿真 IOUT OC 故障和 IOUT UC 故障。 但是、我们仍然可以看到 FLT 被置为有效。 因此、这些规则如下所示
    •输出过流
    •欠压锁定(UVLO)
    •热关断

    因此、可能是高侧电流的情况。 您能告诉我们这种情况的可能原因吗?

    此致
    LN
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    您好 Zhiyuan、

    我们今天尝试了几个实验。 我们将 FLT 线路从 UCD74210去耦到 UCD9224。 FLT 线路在 UCD9224侧被下拉。 这确保了 PWM 信号持续生成我们还观察到 UCD9244上没有报告故障。 该实验是在未连接负载的情况下完成的(我是说 SOC 断开并由电阻器负载替代)。

    我们可以看到 VOUT 是在1伏时生成的。 但是、我们可以看到 FLT 线路是在 UCD74120上生成的、这是使用示波器观察到的。 FLT 线遵循 PWM 信号的周期性。  

    我们不确定为什么在 UCD74120上生成 FLT 线路、并且无法指出原因相同。

    此致

    LN

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    由于 UCD74120的 FLT 与 PWM 同步、这很可能是由 Vin 和 SW 节点之间的电压差触发的高侧过流限制所致。 如果是这种情况、您应该会看到 SW 注释脉冲宽度小于 PWM。 此设置与软件无关。 它通过 HS_SNS 引脚上的2k 电阻器进行编程、并通过 RDLY 引脚上的电阻器进行编程的消隐时间。  

    我认为 SW 节点上的振铃错误触发了 FLT。 您可以尝试增大 RDLY 上的电阻器值、看看问题是否消失。 有关电阻值计算、请参阅数据表。   

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    Zhiyaun、您好!

    我们将 R_DLY 电阻器更改为22K、发现 SW 信号的脉冲宽度没有改善。

    附件是相同的屏幕截图。  我还附上了来自 Advantech K2K EVM 的类似截图

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    随附 K2K EVM 捕获。 我们发现其中 SW 的脉冲宽度更大、更干净。 我们的电路板中的行为不同。 请注意以下图例

    黄色= PWM

    绿色= SW

    蓝色= FLT

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     Zhiyaun、您好!

    非常感谢您的帮助。 如前所述、您已请求检查 BOOT 引脚上的波形并将其与 SW 引脚进行比较。  执行了以下步骤

    1. 开关 期间、SW 应该上升到12伏 -如果仅上升到7V、我们的观察结果是高侧 MOSFET 未完全导通、这一点已得到 TI 的确认、原因将是栅极驱动不足。
    2. 对于上述问题、请检查引导引脚上的自举电压
    3. 捕获启动时的波形

    提出了以下行动要点。

    1. 它应该比 SW 节点高6伏-在我们的情况下,它仅比 SW 节点电压高2.6V 左右(PFA 捕获蓝色是引导引脚,黄色是 SW 节点) )
    2. 从 VIN 到 SW 节点或自举的可能焊接问题(高电阻)
    3. 短路可能是一个问题、请检查启动至 VGG
    4. IC 损坏的其他原因可能是振铃振幅过高、因此添加具有高电容的缓冲电路应防止出现同样的情况。

    以下是波形(蓝色是 BOOT 引脚、黄色是 SW 信号)

    我们发现问题与启动引脚电容器有关。 我们已更换、74120工作正常。 请关闭此 TT

    此致

    LN