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器件型号：TPS3836 团队、
我的客户遇到以下问题：
问题：
引脚4 /Reset 在引脚3 /MR 转换为高电平后的大约580us 至680us 窗口中置位，而不是10ms (CT 连接为低电平)或200ms (CT 连接为高电平)。 我们正在尝试了解、如果我们满足数据表的要求、将 CT 连接到低电平或将 CT 连接到高电平、这种情况会如何发生。 根据您的数据表、有关延时时间的说明如下：
因此、我们正在尝试了解可能导致器件按照您的数据表中的定义表现异常的干扰源。 无论我们是将 CT 连接到高电平还是低电平、我们都会得到相同的延时时间窗口。
我们使用 TPS3836K33DBVT 的测试条件：
注意：在应用电源时、以下引脚配置已到位。 我们的3.3V 电源轨(连接到 VDD)在 DONE 线路置为 Pin3 /Mr.之前上电 因此、3.3V 应用基本上满足了阈值条件、然后等待 DONE 线路置为/Mr.
引脚1 (CT)： 直接连接到信号返回(即3.3V 返回；与连接的引脚2相同的返回)；或直接连接到3.3V (与连接到引脚5 VDD 相同的电压轨)。 我们的正常设置是连接到 VDD。
引脚2 (GND)： 直接连接至信号返回(即3.3V 返回)。
引脚3 (/MR)：连接到 FGPA 的配置完成引脚。 当 FPGA 配置完成时、DONE 线路转换为高电平。
引脚4 (/RESET)： 连接到处理器的复位
引脚5 (VDD)： 连接到3.3V 电源轨。
提前感谢您的支持。
此致、
Aaron
