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[参考译文] BQ76940:我是否需要将电芯0和放电导线(BATT-)连接到 GND?

Guru**** 2362840 points
Other Parts Discussed in Thread: BQ76940, TIDA-00255
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/633961/bq76940-do-i-need-to-connect-cell-0-and-discharge-lead-batt--to-gnd

器件型号:BQ76940
主题中讨论的其他器件: TIDA-00255

随附的是 SLUA810的原理图、BATT-和 Cell 0未连接到 GND、这与 TI 建议的其他原理图不同、这是否有任何问题 ?  

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    您好、Tiger、
    是的、您需要将 IC 的 VSS 及其相关组件连接到 GND 和 BATT-。 在原理图中、您显示的上部连接通过网络名称 BATT-连接到 GND。 BATT-到 GND 的较低连接是通过 NT1组件实现的、在这个设计工具中、通过一个受控尺寸的铜连接来连接2个网络。 铜连接的尺寸并不重要、避免的情况是电池组负载电流在各种滤波器或电子器件基准的 GND 连接之间流动
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    您好!

    感谢您的快速响应、现在我遇到了巨大的问题、我发送到测试仪的所有10 x 演示板都损坏了、所有这些都与栅极和源极短路的 MOSFET 相关、甚至导致1A 的电流负载、 现在我怀疑是接地问题导致了栅极电压过高?   

    我在原理图上附加了电路板 GND、通过电路板连接器将电路板 GND 连接在一起、顶部电路板 GND 连接到电芯0或 BATT 和电路板连接器、底部电路板 GND 连接到电路板连接器和 BATT (主放电导线)。

    顶部板由电池15或 VBAT 供电、连接到稳压器-> 3.3V -> MCU  

    底板 BATT+旁路  

    提前感谢、

     老虎

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    您好、Tiger、

    我不会立即看到电路有问题。  蓄电池负极连接到蓄电池组接头负极、底部板上的接地端、顶部板上的蓄电池组接头引脚1、以及通过板接头引脚7和8。  可能有一些电流通过电路板连接器返回电池、但我不会期望这会损坏 FET。

    足够但不会过大的栅极电压和足够的开关速度是避免 FET 损坏的常见问题。  CHG 和 DSG 电压在 bq76940中以大约12V 的电压进行内部调节、因此对于最大 Vgs 为20V 的 FET 而言、这不应成为问题。  电源来自 REGSRC。  您可以确保 QREG 能够为 IC 提供连续电源、从而使栅极电压不会下降。  REGOUT 也由 REGSRC 供电、但电压要低得多。   RREG01由 Net VRECSRC 提供、我在原理图上未识别这一点、它通常来自顶部电池。  您也可以检查此连接。

    如果电路板连接器在运行期间松动、则 FET 将通过底部电路板上的1M 电阻器 RDSG01缓慢关断。  对于4个 FET、这可能非常慢、如果负载电流在流动、FET 可能会过载。

    检查系统运行下的 FET 温度、以确保温度符合规格。

    您还可以查看 FET 在开关时的性能。  bq76940具有内部电阻驱动器。  更多的 FET 将在开关期间增加负载并降低开关速度、从而导致发热。  另请查看 FET 制造商关于并联 FET 的建议。  一些 FET 专家建议为每个栅极提供一个与共 模电阻相比较小的电阻、以避免会导致 FET 损坏的高频振荡。  一些人建议使用铁氧体磁珠以实现具有低直流电阻的高频阻抗。 对电阻的需求似乎取决于 FET 设计、我们在多个 EVM 上使用了铁氧体磁珠来抑制振荡。

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    您好!

    感谢您的建议,我根据您的建议更改了一些内容,您能再帮您审查一下吗?

    每个 MOSFET 栅极添加了100欧姆铁氧体磁珠
    2.将栅源电阻器从1M 更改为250K 以缩短下降时间
    3.添加15V 齐纳二极管以防止栅极源极电压过高
    4.拆下顶部板与底部板之间的接地连接,因为这是不必要的

    不过、到目前为止、我仍对 TIDA00255参考设计有一些疑问。

    根据 Altium Designer (TIDA-00255 Altium)文档、AFE 顶部的 C0引脚通过 R1连接到 MOSFET 部分(FETS.schdoc)(即使在标有 DNP 的原理图上)、而 MOSFET 部分 BATT 没有直接连接到 NT1旁边的任何接地点(但在参考板照片中、 哪一个孔没有被放置,可能是可选组件?)

    现在我的问题是:

    没有插入 NT1、BATT-或 C0看起来没有任何地方接地
    NT1的功能如何,电阻与温度成反比?

    谢谢、

    老虎

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    您好、Tiger、
    组装后、EVM 或 TIDA-00255通过一根导线将底部电池连接"C0"连接到电池、该连接与高电流导线分开。 R1是本地感应的选项、可避免使用 C0线。
    正确、NT1将 GND 平面连接到高电流路径 BATT-。 NT1从库中放置、但在电路板上以蚀刻方式构建、它是蚀刻电路板时留下的物理覆铜、不是已安装的组件。
    NT1只是覆铜线迹。 在电路板上、它是一个窄体。
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    您好!

    噢、是的、我重新检查了是否有一条窄迹线连接 BATT -和接地、抱歉。

    我上次也根据您的建议更改了一些内容,请问您能再帮些什么来进行审查吗?  

    每个 MOSFET 栅极添加了100欧姆铁氧体磁珠

    2.将栅源电阻器从1M 更改为250K 以缩短下降时间

    3.添加15V 齐纳二极管以防止栅极源极电压过高

    4.拆下顶部板与底部板之间的接地连接,因为这是不必要的

    谢谢、

    老虎

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    您好、Tiger、

    更改可能没有问题、但您可能需要检查:

    具有100欧姆铁氧体磁珠的 MOSFET 栅极可能正常

    2. DSG 栅极源极电阻在1M 到250K 之间以缩短下降时间:这可能不会在正常运行中产生太大的差异,在打开时将消耗更多电流。 如果电路板之间的连接丢失、则会更快地关闭、您必须测试它是否足够快。

    DSG 上的15V 齐纳二极管:由于二极管不应导通、您希望避免泄漏、因此您可以使用与 CHG 栅极相同的二极管。

    4.从顶部板到底部板的接地连接:如果您通过 C0感应连接将顶部板接地,则不需要板之间的连接。  但考虑您是否希望通过连接器接地、并仅将 C0感应用于测量和平衡、而不是 IC 接地基准。  当电路板可以分离时、请考虑您的系统是否需要保护引脚免受瞬态影响、请参阅  图22至24第10节中的讨论。

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    1.我已经将 TIDA-00255与感应电阻器和远程电池感应的接地、感应电阻器的接地以及远程电池感应3方法的本地电池感应和接地进行了比较,但在没有 DVC0齐纳二极管的情况下,检测电阻器和远程电池感应方法的接地不匹配,或者接地不匹配?

    2、现在看起来像"感测电阻接地和远程电芯感测"方法不适用、因为我的上板可以用作需要在上接地的独立平衡器。

    我是否可以采用"远程电池感测接地"方法,但通过电路板连接器将感测电路与上板的接地连接起来?

    那么感测电路的齐纳值是多少?

    封装是我的设计(粉红色是上部板、蓝色是底部板)将采用"感应电阻器和远程电池感应接地"、其中电路板连接器为底部感应电路提供接地、请帮助查看。  

    谢谢、

    老虎

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    您好、Tiger、
    在上述修改后的电路中、最好使用 IC 对 SRP 和 SRN 进行限制和滤波、因为进行测量的 IC 具有绝对最大限制。 与底板的连接是感应电流并控制 FET。 底板不需要滤波器来流动电流。
    应选择齐纳二极管以避免引脚的绝对最大值、最大值为-0.3至3.6V 您希望避免齐纳二极管的泄漏影响正常信号、因此请选择一个值来保护引脚不受系统中可能应用的预期电平的影响。
    您似乎在同一电路板上有2个系统。 当仅操作顶部电路板时、您需要在电池连接器处连接 VSS、并在 SRN/SRP 上提供保护。 当使用底板运行时、您似乎希望 VSS 以感测电阻为基准、以实现良好的电流测量、并在 FET 源附近作为基准、然后将信号范围限制为 VC0。 您将最了解您的系统、并可以确定电路板可能需要的配置或选项。
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    很抱歉再次打扰您、我的最后一张图是基于您建议遵循"远程电池感应接地"方法、因为我认为该方法与我的设计非常匹配(独立式顶部板需要 GND 或 VSS 参考、因此连接到 C0)、 然而、与图24不同、我的电路板是分开的、感应滤波器电路位于底板上、因此我需要 GND 或 VSS 参考、因此我通过电路板连接器从顶部获取 GND 或 VSS (您可以从图中看到红线和电路板连接器)。
    TI 建议使用感应滤波器电路上的齐纳二极管、因为图24是远程感应方法。

    您的意思是、我应该/能够将检测滤波器电路定位到顶部板、然后我不再需要底部板上的 GND、100%遵循 TI 的图24 "远程电池检测接地"建议。

    再次感谢您的支持、我已经为这种方法订购了 PCB 板、以便根据您宝贵的并联 MOSFET 建议、查看是否可以解决损坏的 MOSFET。


    谢谢、

    老虎

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    您好、Tiger、
    右侧是 IC 看到与其 VSS 相关的电压、因此在 IC 输入(在顶部板上)附近放置滤波器通常被认为是最佳选择。 信号将相对于 VSS 引脚进行滤波(和限制)、并应提供最佳保护、应最大限度地降低滤波器和 IC 引脚之间的噪声拾取或干扰。 在这种情况下、传感输入不需要底板接地、因为它是差分感应的、而传感电阻器接地回电池。 两个关注领域可能是:
    如果从感应电阻器到电池的高电流路径具有高电阻/阻抗、则钳位二极管可能导通、并且感应电压受钳位电流的影响。
    2. DSG 引脚以 IC 的 VSS 为基准、如果从 VSS 到电池的路径通过检测路径(图24中的 B0)、并通过高电流路径返回到 FET (图24中的 B-) 感应电阻器具有高阻抗、可能会影响放电 FET 关断。 您可以在测试中检查此问题。 如果需要改进、上部板和下部板的 GND 之间的电容器可能会绕过连接到电池的接线阻抗、或者在某些系统中、会随 FET 添加一个驱动器、以便 FET 栅极电流具有更短的路径。