[参考译文] TPS386596：在 VDD 引脚上的加电转换期间、输出状态是什么？

admin

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/592292/tps386596-during-the-power-up-transition-on-vdd-pin-what-s-the-status-of-output

器件型号：TPS386596

大家好、

我在 VDD 引脚上施加了缓慢的电压上升来处理该序列。但是、我注意到当 VDD 上的电压上升时、输出(复位)引脚具有大约100ms 的低电平输出。这是正常的吗？谢谢。

7 年多前

0 admin 7 年多前

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兰华、

如果您参考第6页的时序图图图1、对于低于0.9V 的 Vdd、输出(复位)未定义、这称为上电复位电压、并在时序图中显示为灰色的未定义区域。您也在参考这一点吗？在检测电压上升后、复位转换的持续时间大约为50ms、并在 EC 表6.5中规范为复位延迟时间。

如果我回答了您的问题、请告诉我。

Michael

0 admin 7 年多前

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您好、Michael、

感谢您的回复。

是的、我想知道 VDD 上电期间的状态。

我的计划是：

在向 VDD 施加电压之前、应施加高于基准电压的所有感应电压、以避免低输出。换句话说、除非在系统启动后发生压降、否则我不想随时看到低电平输出。

这似乎不起作用、因为在加电期间必须生成低输出脉冲、即使 SENSE 已经出现。

0 admin 7 年多前

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兰华、

/RESET 电压应处于低电平、直到器件上电且 SENSE 高于欠压阈值。当 VDD 低于最小工作电压时、您可能会看到/RESET 上升。这对于这些器件很常见、并在图1的时序图中显示为灰色的未定义区域。

在器件上电之前保持/复位低电平的变通解决方案是我们提出的2个电容器解决方案：

此电路将保持/RESET 低电平、直到器件上电、当 SENSE 高于 UV 阈值时、/RESET 将变为高电平。

Michael

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