[参考译文] 请解释数据表[IGP+ HI-LI=5V、HO=LO=0V、对于 PW &lt；10us = 4A 典型值。]

在此感谢您关注 TI。 我已联系相应的产品组。 您很快就会听到他们的声音。

您好 Richard、

[引用用户="Richard Herring]数据表中提到的<10us 时间是 在非重复条件下测量驱动器输出峰值电流进入短路的测试条件限制。 这是指此参数的测试条件

这很有趣、因为我在过去4年中一直相信 供应商对 短路测试的解释 表明 、重复的10us 脉冲、而不仅仅是一个周期。

[引用用户="Richard Herring]驱动器仅在 VGS 上升和下降期间提供或灌入大量电流。 整个导通期间不需要高驱动器电流。[/quot]

我将质疑基于  IRF 文本的概念、该文本表明 NFET DS 电流雪崩是防止器件损坏的保护介质、同时  也可能因栅极驱动电流不当而导致过早雪崩。 我们似乎希望 DS 电流相对于  栅极的 Ton 周期保持一定的持续时间。 然而 、TIDA-00778 TI 示波器捕获(图33-35) 栅极驱动电流 表示 栅极电流 下降 小于 250ns @15kHz、 然后无法 捕获与80%栅极驱动占空比相关的 DS 电流周期。 因此 、250ns 栅极驱动电流似乎很短、无法产生任何 实际 DS 电流、IGBT 未进入 正向跨导、EC 饱和。  在相同条件下、NFET 可能不是这样、但我如何通过本 TIDA 出版物了解这一点？

因此、问题 IGPK+<10us 与 PWM 驱动 HI/LI 和 AMR Iout 脉冲100ns/10MHz 最大值的实际器件条件下的 HO/LO 图腾柱驱动能力之间的关系在  较低频率下与实时 PWM 条件下的实际器件功能之间的关系如何、最小最大 PW 是多少？ 这可能有助于填补信息空白。

数据表未能解决 UCC 相对于低频 PWM 输入条件(8-20kHz)的实际工作条件、并且似乎侧重于 AMR 中的高频条件。

[引用 user="BP101]IRF 的文本、其中 指出 NFET DS 电流雪崩是防止器件损坏的保护介质、同时  也可能因栅极驱动电流不正确而导致过早雪崩。 [/报价]

这是相对于由 UCC 栅极驱动器驱动的(未钳位)电感负载而言的。

BP101、

我是一名应用工程师、与 Richard 一起工作。 我将在本主题中回答未来的问题。

[引用 user="BP101"]

我将质疑基于 Infineon 的文本的概念、该文本指出 NFET DS 电流雪崩是防止器件损坏的保护介质、同时  也可能因栅极驱动电流不当而导致过早雪崩。

[/报价]

您能否提供此文本的链接？

[引用 user="BP101"]

因此、问题在 实际器件条件下、当 PWM 驱动 HI/LI 和 AMR Iout 脉冲100ns/10MHz 时、IGPK+<10us 与 HO/LO 图腾柱驱动能力之间的关系最大值与  实时 PWM 条件下在较低频率下的实际器件功能之间的关系如何、最小 PW 是什么？ 这可能有助于填补信息空白。

[/报价]

AMR Iout 脉冲应被视为对脉冲电流的限制、而不是对脉冲持续时间的限制。 4A 持续200ns 不违反 AMR、但4.1A 持续时间不违反 AMR。

指定 IGPK 的原因是、将完全充电的栅极电容放电至接地或将完全放电的栅极电容充电至 VDD/HB 的行为与输出端的临时短路类似。 在10µs 条件下、输出上持续时间小于1 μ s 的短路(或类似行为)应导致典型输出电流为4A。

AMR Iout 脉冲额定值和 IGPK 本身不会限制频率。 对于高输入脉冲和低输入脉冲、最小 PW 为100ns 最坏情况、理论上将可实现的最大频率限制为10MHz。

我建议查看应用手册 MOSFET 和 IGBT 栅极驱动器电路的基础知识、特别是第2.5和2.6节。

此致、

尊敬的 Derik：

[引用 USER="Derek Payne"]无论高输入脉冲还是低输入脉冲，最小 PW 都是100ns 的最坏情况，理论上将可实现的最大频率限制为10MHz。[/引用]

如果 AMR 最大频率(10MHz) @100ns 最小 PW 相对于  DS IGPK+/-的输出部分、则最大 PW 是多少？   AMR  100ns 似乎不 通过指示 IGPK+/-@<10us 来表示最大 PW 、   设计人员不会将其 作为 单周期脉冲测试。 输出段 DS 应 表示 IGPK+/- PW 为1us、 如果 HO/LO 未接地、则80us PW 也同样有效、因为没有 BW 图。  似乎 DS 输出部分 和 AMR 未能解释 当 35US 脉冲序列驱动 HI/LI 时 IGPK+/-、它 能产生什么预期的 IGPK+/-放大器。 在任何相对 PWM 频率下、都没有用于指示 HO/LO IGPK+/-的图形。 UCC 是一款 PWM NFET 栅极驱动    器、应具有与 HI/LI 输入的输入频率带宽相关的多个 IGPK+/-电流相关的图形。  

您没有真正 回答过任何与 IGPK+/- PEAK <10us 相关的问题、这些问题列在 DS 的 EC 部分下 、与 Richard 的说法相反、是一种单周期测试措施。  如果图中未正确记录与 HI/LI PWM 频率相关的 NFET 的 Ton、还有人如何知道 HO/LO 输出结构可以拉/灌入什么？ 重点是，我们不能也必须接受 DS 4安培的要求，并向神祈祷，如果 IGPK+/- PW 远远超过 10us，它不会吸烟。

到目前为止、我还没有看到任何证据表明 UC27714在非 AMR 的100ns 下实际上可以拉电流甚至灌电流4安培、这不是推荐的工作条件。 DS 中描述的输入频率没有相关的 Iout 范围、因此设计工程师可以将 PW 和 PWM (占空比%)与 HO/LO 电流驱动相关联。 IGPK+/-<10us 是50% PWM 占空比重复接地短路还是单周期测试？ 如果是单周期、那么如何将其视为 HO/LO Iout +/- 4安培的唯一证据、尤其是在建议的工作条件下。 重点是、它不能 为设计人员提供任何有用的信息、除了超过4安培的单个 IGPK 接地脉冲、PW 大于10us 可能会破坏 HO/LO 输出结构。

[报价用户="Derek Payne"]我建议查看应用手册 [/报价]

这并不是本帖子的重点     、它向 TI 工程人员指出、在 DS 的 AMR 和 EC 部分中缺少重要的数据图或其他表示 IGPK+/- 4安培的方法主要表示推测。 推测 是假设性信息、在被质疑时没有实际证据或证据支持它。  

所有 NFET 在 导线上 或同一(共享)导线上其他有源开关节点的未钳位电感反冲条件 下均具有电流雪崩、例如三相换向。  在  米勒平坦区期间、如果(IGPK)不保持恒定、则并行隧道将崩溃(雪崩)、或者、  如果 在   非常重的 IDS 下栅极电流突然下降(<10us)时 GS 电压上升、甚至寄生 BJT 也可能跳闸。 因此 、250ns IGPK+似乎需要很长时间、但鉴于电感反冲、在 EMF 条件下、我需要更长的 IGPK 周期才能保持高 IDS。  在  BW 相对温度的特定频率曲线上使用图形来指示栅极驱动 IGBP 的好原因。  

I^R AN1005第4-17页

[引用用户="Richard Herring]数据表中提到的<10us 时间是 在非重复条件下测量驱动器输出峰值电流进入短路的测试条件限制。 这是指此参数的测试条件。[/quot]

请查看 DS 输出块 [IGPK+/-<10us] HO/LO 高电平/低电平(脉冲电流对 地短路)。 该 测试结果在逻辑上推断、当 HO/LO 未接地时、电流相对于 直列式 HO/LO 串联电阻、 PU=3.75-5.8欧姆 PD=1.45欧姆。  任何增加 的栅极电阻都将改变脉冲电流短路结果， 更高的 PW >10us 表示即使是35US Ton 也会产生不同于  4安培的 IGPK+/-电流。 我对 IGPK 峰值不是很关心 、而是10MHz BW 中各种输入频率下的结果 对于更有效地控制 NFET 米勒平坦区而言更重要。

因此、需要使用 DS 曲线图来显示 UCC 在 低于100kHz 的较低 HI/LI 输入频率下不会产生4安培电流.... 因为业界的每个人都这样做 ，这是没有道理的。

[引用 USER="Derek Payne"]我建议查看应用手册 MOSFET 和 IGBT 栅极驱动器电路的基础知识[/引用]

页面不再存在。

建议 TI 更新 TIDA-00778并捕获 IGBT 高压梯形输出波形、而不仅仅显示 UCC27714栅极驱动信号。 查看使用 UCC27714产生更好输出波形的预期 DSP 的实际结果会有所帮助、可能会出现不太需要的电流雪崩。

该未钳位电流雪崩 发生在大多数脉冲(拉电流350mA/灌电流650mA)中、而不是 体二极管(dv/dt)的结果 、因为 某些 FE 建议 将 开关节点噪声振铃显示在红圈 AN-1005第4-17页中。

尊敬的 DK：

我在所有帖子中编辑了拼写错误 IGBP、并打算在帖子中为 IGPK+/->10us 建议最大 PW、同时您的 AMR 频率响应为10MHz (100ns)。 电流雪崩似乎是 NFET 的一种不需要的产物、但发生在电磁阀驱动电路中、显然发生在三相电机换向中。 我最近已经意识到、如果它的周期不是很好、但通常在 NFET DS 中将 IA 显示为能源产品、但似乎也会导致直流逆变器效率降低。

在最好的电路设计中、低频 PWM 甚至高频 PWM 似乎可以产生 IAS、而更好的效果则更少。 阻止 IAS 的想法是、当外部线(EMF)从所有侧面攻击时、阻止米勒平坦区崩溃。 这是我对导致我们当前供应商栅极驱动器的当前情况的了解。

BP101、

感谢您指出已断开的链接、我已在原始帖子中对其进行了更新。 也可以在 此处找到该链接。

我同意您的看法、包括开关节点波形以及电流波形将更确切地证明驱动器正常工作。 我会将此反馈传达给设计负责人。

[引用 user="BP101"]

该未钳位电流雪崩 发生在大多数脉冲(拉电流350mA/灌电流650mA)中、而不是 体二极管(dv/dt)的结果 、因为 某些 FE 建议 将 开关节点噪声振铃显示在红圈 AN-1005第4-17页中。

[/报价]

我认为我不理解您所说的非钳位电流雪崩的含义。 由于过压应力、雪崩击穿发生在漏源极之间。 振铃过压是电感和电流变化率的函数、因此、由于电感电流在反激式或其他一些电感负载中的 NFET 关断期间快速下降、这会导致非常高的振铃、从而可能导致雪崩击穿。 这是不是未钳位电流雪崩的意思？

我仍在研究 IGPK 评级。 我将在获得更多信息后向您更新。  

此致、

[引用 user="Derek Payne"]雪崩击穿是由于过压应力从漏极到源极引起的。

或者、红色圆圈中的振铃 实际上是 PN 结与非钳位电感(UCI   )负载中的 EMF 发生碰撞后的结果、例如、如果 CCEMF 未被缓冲、电磁阀将会出现在 NFET 中。 即使是具有钳位电感 负载 的最佳电路设计也会遇到偶尔的 IAS。

[引用 user="Derek Payne"]因此、由于电感电流在反激式中的 NFET 关闭期间或在其他一些电感负载下快速下降

这是我的观点、实际关断事件或(感知)栅极驱动电压下降是    由线路上另一个节点的每个 PWM 周期结束附近的 IAS 事件引起的、而不是另一种原因。 当  漏极电压突然 反弹回满 VDD 时、线圈中的振铃是 IA 的结果。 每个 IAS 周期中的 EMF 事件与 PWM 周期结束时相同、会唤醒所有人。 我们不会将负载钳制在三相换向中、因此 EMF 始终存在、并且 IAS 出现在每个 PWM 周期的末尾、并且会随着 NFET 结因过大的 IAS 事件而变热、从而降低逆变器效率。  发生该事件时、快速 测试仪器在发生 IAS 事件之前无法检测 NFET DS 门磁场崩溃的开始。 我们似乎只看到 IAS 冲突的残余，认为这是正常的开关行为。

问题是 、在另一个有源开关节点的 EMF 期间、通过保持栅极电流为高电平可以阻止 IAS (雪崩)。 在过去 的4安培栅 极驱动器从未存在、我们只看到 极低栅极电流驱动中的旧 IAS 行为。

 

尊敬的 Derek：

[引用 user="Derek Payne">我同意您的观点、包括开关节点波形以及电流波形可能更确切地证明驱动器正常工作。 我会将此反馈传达给设计负责人[/引述]

这将是一个巨大的增益、用于比较  各种栅极驱动器的 IGPK 驱动电流 与 UCC27714的4A IGPK。  如上所述、IAS (雪崩)事件是一个问题、 即使在   IAS 规格为39安培的高速十六进制 FET 的情况下、该事件似乎随机发生。   

请注意、顶部捕获让我想起 LO 开关关闭、而 在事后看来 、它似乎是非常相同的 HO 开关(底部捕获) 、但 发生了 IAS 雪崩事件。  在 高于80V 的 BVDSS 更高时、添加更多的 HO/LO 栅极驱动电阻没有多大帮助、而是在24V 的低电压下提供了更多帮助。 捕获；工作电压 162v-138v、  HO/LO 60/10欧姆、IGPK <10us 接地短路、 350mA 拉电流/650mA 灌电流.....