[参考译文] UCC27714：死区残留物

您好 BP101、
如果不查看示波器波形、我可以评论您提到的振铃可能是什么原因、但我仅限于了解细节。
在 HO 和 LO 的80ns 死区时间的情况下、您可能会看到相对于接地的过度振铃。 开关期间振铃的一个来源是开关边沿 dV/dt、它会由于寄生电容中的能量传输而产生振铃、而 di/dt 也会在寄生电感中产生电压电势、通常是在电路板走线中。 MOSFET 栅极的导通和关断涉及驱动器峰值电流来对 MOSFET 进行充电和放电、该峰值电流确实会流入源极端子、并会在迹线寄生电感中产生振铃。
如果漏源 VDS 下降/上升时间和其他 MOSFET 栅极驱动在两者产生电压尖峰和振铃时对齐、则某些开关死区会在接地路径中产生更高的振铃、这是有道理的。

在这些情况下、您是否会说驱动器延迟存在差异并不清楚。 驱动器输入信号上的峰值或振铃变化可能会导致滤波器产生不同的延迟。 具体而言、进入滤波器的电压峰值越高、达到驱动器阈值电压的时间就越短。 我看到滤波器仅为~10ns、因此我最初的想法是、这种进入滤波器的信号变化不应导致滤波器中出现明显的延迟差异。

由于没有逻辑限制 LO 和 HO 独立运行、因此从一个通道到另一个通道的死区时间变化不应产生影响。

通过确保栅极驱动电流环路短路而没有高寄生电感、通常可以减少 LO 和 HO 上的振铃。 此外、栅极驱动电阻还有助于降低栅极驱动输出环路中存在的寄生电感和电容的 Q 值。

此致
Richard Herring

您好 Richard、

文章的要点是质疑竞争对手的栅极驱动器如何不存在死区残留问题。 同样、死区不会持续启用、在 GToff 期间只会向 HI/LI 添加延迟。 UCC 似乎存在某种计时问题、可能与重叠的 HI/LI PWM 信号不兼容？ TI 工程部门必须澄清似乎存在的时序/滤波问题、认为在 LO 上的占空比 PW 与 HO PW 不同的重叠 PWM 条件下是可以接受的。 请注意、第一次捕捉 LO 80ns 延迟会同时影响 HO、此时不启用 HI 死区、因为 HO 为高电平。  响铃 HO 似乎是 串扰？ 注意第2个捕获 LO 受 HO 影响。完全相反的条件也不是死区时间。 然而、相对于  死区、振铃变为相反的 HO/LO 为立即更新 与同步更新。 在我看来、TI 似乎不知道  UCC 驱动器的这些问题、即空间矢量 PWM (TIDA-00778)通过 HO/LO 上显示的不变化的占空比控制 HI/LI、参考 SPRA-524。

随机同步向 HI/LI 添加80ns 延迟不应影响 UCC、因为它似乎在捕捉中、对吧？ UCC 栅极环路比竞争对手的逆变器 PCB 更短。 HI/LI 时序可能会受到组件选择、VDD 偏置或 HI/LI 输入滤波的影响。 我们看到了非常奇怪的竞争行为驱动器、200pf 通过100欧姆系列添加了 HI/LI。 然而、仅100欧姆就获得了与 NFET dv/dt 的一定隔离、并且在漏极进入 B+时从未导致死区 GND 残留物或大电压峰值、从而困扰逆变器输出 MCU 驱动器。

您好 BP101：

Richard 在度假。 感谢您发布原理图、他将查看该原理图、并在1月4日前返回给您。

您好 BP101、
感谢您提供示波器图的详细信息、我将评论示波器图上可能出现的瞬变原因。
理想情况下、如果我们可以在同一个图上看到 HO LO 和 SW 节点、我可以更确定 LO 上尖峰的原因。
在前面的几个观察中、LO 信号探针必须连接到与 IC 引脚距离较远的布线上。 该驱动器具有内部高侧和低侧 FET、它们具有连接到 COM (下拉 FET)和 VDD (上拉 FET)的体二极管。 在 IC 引脚上、电压将被钳位到较低的电压电平、类似于二极管压降、但 Vf 更高。 负尖峰持续时间看起来相当窄、这意味着内部 FET 体二极管中不会有过多的电流累积时间。
在不查看 SW 节点波形的情况下、我将在某种程度上评论我们在大多数应用中看到的情况。
HO 关闭：当 HO 关闭时、预期的 HS 将在 VDS 下降时间内从高电平转换为接地。 低侧 MOSFET CDG 电容(米勒电容)将电荷耦合到低侧栅极、从而在 VDS 下降时间内生成负电压。
HO 打开：这个对于某些关于 HS 电压所做的工作的猜测会更加开放。 在 HO 导通和预期的 HS 上升时间期间、必须对相同的米勒电容进行充电、这往往会产生正电压、您可以在开始时看到这一点。 HS 电压上的任何振铃都将由 CDG 耦合、这可以解释负尖峰。
与 LO 和 HO 相比、如果有机会确认 HS 波形是什么样子、并使用类似的图比例、这将很有帮助。

此致、
Richard Herring

您好 Richard、

这些 HO/LO 捕获是 SW 节点栅极桥臂、不会在竞争栅极驱动器上引起类似的 H0/LO 镜像脉冲。 最近才再次读出 TIDA-00778的数据、即为 NFET 漏极引线提供 COM 引脚、以旁路分流电阻器产生接地噪声。 UCC27714栅极驱动器数据表中没有列出该语句、我们也没有将旁路 NFET 漏极接地端直接连接到 COM。 回想一下过去 200 pf、在  竞争对手的100欧姆 HI/LI 滤波器 中、驾驶员 HO/LO 都非常嘈杂、 并且在加速过程中电机的声音也很糟糕。 移除了所有 HI/LI 滤波电容器、从而 阻止了在 HO/LO 上产生奇次谐波、 想知道 这种情况 下、100pf 滤波器可能会产生较少的 HO 的接地反弹残留物？ 奇数部分是死区时序、它似乎会影响到 HO 或 LO 上残留脉冲(镜像)的哪一侧。

由于 COM 也在 HO 电平转换器驱动路径中共享、因此在接地附近的 LO 幻象脉冲似乎是 HO 驱动路径的镜像。 这可能解释了为什么当 HO 触发并从 HI/LI 输入滤波器电容器中产生大量反馈时、我们在 COM 侧看到幻象镜脉冲？

[引用用户="Richard Herring">如果有机会与 LO 和 HO 相比、使用类似的图比例来确认 HS 波形是什么样的、这将很有帮助。
[/报价]

您好 Richard、

[引用用户="Richard Herring"]您所显示的扰动将会使电流大幅增加到电阻为50至130欧姆的电路中[/引用]

我指 的是 通过在   HI/LI 输入上添加滤波电容器而创建的 AGND (COM)反馈环路。 陶瓷电容器阻止 直流但通过电势较高的脉冲直流(dv/dt)。 在我看来、 HO 驱动的 NFET Qrr (dv/dt) 恢复  通过 LI 或电平转换器的内部共享 COM 连接泄漏回 LO。      竞争 对手的驱动器从未出现过这种过大的 dv/dt (-10V)、 也从未出现过超过  电源电压(24V-160V) 5V 以上的过冲 B+。 然而、UCC HO/LO 不会超出数据表中定义 的 VDD、+17V 过冲。

 来自 HO 驱动 的 NFET 的 Qrr 可能会扰动到 LO 的一种方法是通过 COM 接地。  另 一个是 B+而 LO 最终击穿 >-10V、 响应 HO 驱动的 Qrr。  我认为您认为 何驱动 NFET 输出电容 引发 LO Ciss 是不正确的。 看似示波 器捕获 表明 正在发生内部爬电或串扰 HI/LI。 再说一次、接地时、HO Qrr (dv/dt)如何通过 爬电或 HI/LI 串扰进入 LO？   N 沟道 FET 的栅极区域对于  消除电子具有更大的空穴反应能力、因此它应像通常那样保持关闭状态、而不是总是如此。 TIDA-00778 和 UCC 数据表中使用的 LI/HI 上的错误信号调节使 LO 上的 HO Qrr 条件变得更加严重。 看似 HI/LI 输入滤波器会导致通过 COM 路径在 HO/LO 输出上进行 Qrr 串扰。   

竞争对手的逆变器 NFET Ciss=4600pf、Coss=400pf 在 B+上几乎没有尖峰。  然而 、相同的 LO 脉冲 主要 显示在 GND 之上 、 并且绝不 会在>-1V  的下冲下出现。 MCU 未要求奇数部分 UCC 驱动 LO 开启、但我们看到 接近  +5V 的 LO 峰值 远高于 VGS (TH) 3V 最小值、4V 典型值、5V 最大值。  死区注入 相等的周期 (HI/LI)、 并在 HO 关闭时发生、但 不会在 HO 打开时发生、死区 延迟仅 为80-120ns。 比赛 车手的 HO 至 Miller 上升时间要慢得多、5-10us 的逮捕 大多数都在 VDD 峰值处振铃。  

[引用 user="Richard Herring"]与您所示的 LO 扰动相比、查看开关节点波形将会有所帮助[/quot]

  HO 信号与漏源极电感结的形状没有真正明显的差异、在这两种情况下 、逆变器输出波形在同一位置出现相同的-10V 脉冲。

您好 Richard、

下面是      捕获后的竞争对手的栅极驱动器 Infineon HEXFET Qrr (最大640nC)和 UCC OPTIMOS-FD Qrr (典型值640nC)中的数据。 一个显著的差异是 LO 侧 Qrr (dv/dt)看起来要快得多、HO 峰值没有环。 请注意、在没有200pf 滤波电容器、100R 系列 HI/LI 的情况下、HO 的导通速度要快得多(5-10us)。  将 UCC HO/LO 与200pf/51R 滤波器(HI/LI)进行对比需要超过35µs μ s 才能开启 NFET、并 在 Qrr 的干扰唤醒中保持-10V dv/dt 峰值上的振铃。

从这种对比和通过 HI/LI 200pf 滤波器滚降栅极导通时间看来、UCC 驱动器会导致过多的 Qrr 混乱。 在这种35µs 大于 VGS 满导通的情况下、TI 工程部门可能会验证较慢的 GTON 滚降可能具有破坏性。   请注意、 TI 示波器捕获 TIDA-00778 (图37/41) HO 上升 90ns 、在相同的200pf HI/LI 滤波器下 VGS 达到最大值小于1.6µs μ s。  UCC   35µs OPTIMOS-FD MCU 提供的 PWM 压摆率较慢的8mA 驱动电流、VGS 上升时间>μ s。