[参考译文] UCC27714：LO 过冲20VDD

您好 Richard、

感谢您花时间了解此问题。 然而、有几个因素并未累加、尤其是在运行频率为40-100kHz 的 TIDA-00778中未显示的 VDD 下的 LO 过冲。

[引用用户="Richard Herring"]没有会导致驱动器过冲或下冲的特定驱动器频率，建议使用肖特基二极管钳制驱动器输出[/quot]

但是 、可能存在 NFET 与 IGBT 导致 LO 过冲(<20VDD)的问题。 要求数据表更清楚 地展示 VDD 偏置电容值如何还会导致持续的 TRR 瞬变。         如果 TI 栅极驱动器工程未 将杂散电感索赔确定为因果关系、那么将逻辑扣除作为恢复瞬态也可能超过 UVLO 迟滞。  请在实验室中检查竞争 对手 VDD 偏置电容值通常比 UCC 小100倍时、低电流环路与 UCC 有何不同之处！

[引用用户="Richard Herring"]过冲或下冲发生在开关转换时，如上所述，通常是由栅极驱动电流环路电感引起的。

这种说法 并不能再合起来 、因为 我们的新 PCB 布局比竞争对手的栅极驱动器 PCB 具有更长的 HO/LO 布线更好。 另请注意、Infineon OPTIMOS-FD 短得多的 Qrr 比 TI 使用 UCC 进行测试的任何 NFET 都要好40%、即使在电源应用 中也是如此。没有肖特基安装的 HO/LO、因此 使用 互补配对的 PWM 驱动信号。

我们在 HI/LI 上都使用重叠 PWM 驱动 、如果 VDD 偏置电容  比竞争产品大100倍、这可能会以不寻常的方式影响 UVLO 迟滞？   TI 对 UCC 偏置电容值的研究 是否正确识别 了 NFET TRR 瞬态的原因 、显然不是。  应用 EVM 电源不需要 HO/LO 肖特基、为什么 HI/LI 上的 PWM 是互补对呢 ？

对于   重叠的 PWM HI/LI 信号对、延迟匹配 UCC (tPDRM tPDFM) 20ns 存在问题。  奇怪的锁定 MinPW > 100N 、从而 在低值 GTon/Gtoff 电阻器值时改变 Cboot 典型工业 RC 时间常数对 HS/HO 结应力。  声称 IGPK +/-4A (<50us PW 短接)的数据表在   高/LI 输入上的重叠 PWM 信号被限制 在>100ns PW 的情况下不可生产、与 tPDRM/tPDRF (20ns)无关。 UCC 栅极驱动 器不会保持行业典型行为。 TI 应 注意 NDNR、 纠正 缺陷 会产生 第二代 UCC 相同的引脚方向 、没有 HI/LI >100ns PW 限制。  鉴于 HO/LO 没有防跨导逻辑、>100ns 的脉冲毫无意义。

[引用用户="Richard Herring">关于 TIDA 特定设计与数据表、数据表给出了以更高频率运行的开关电源应用与电机驱动相比的示例。 自举电容和 VDD 电容的指导基于开关频率和 MOSFET 参数[/引述]

然而、Cboot 值直接更改了 HI 输入的 PW、而这两者都不应该改变。  导致 HO PW > 10us (虽然不是短路脉冲)、导致 B+上的初始启动瞬态电压非常高。  因此、使用的 Cboot 值 TIDA-00778 (1000nf)可能被 HI/LI 输入上的正弦 PWM 驱动器屏蔽。 与 UCC HI/LI (>100ns MinPW)相比，竞争驱动器 提高 了 UCC 1000N Cboot HO PW > 50us，其中完成 没有 MinPW 50ns 延迟匹配。  这是一个主要差异、 似乎会导致 HS-HO 结应力、从而 导致泄漏 并在 B+上产生非常大的 TRR 瞬态。    

  

您好 BP101、
LI/HI 上的重叠 PWM 驱动本身不应影响 VDD 或 HB 的 UVLO 阈值。 当然、对引导电容器进行充电取决于切换至接近于接地的开关节点、我们的预期是在此期间需要关闭 HO。
TI 确实具有额定电流较低的600V 半桥驱动器、这在这种情况下可能更适合、但该器件具有互锁功能和最短死区时间。
您似乎需要能够将 HO 和 LO 驱动器输出重叠、请确认。

此致、
Richard Herring

您好 Richard、

[引用用户="Richard Herring"]重新充电启动电容器当然取决于转换到接近于接地的开关节点、这一期望是此时需要关闭 HO。

然而 、Cboot RC 时间常数(1000N) 如何覆盖 HI PW、 也许是电荷泵行为的错误属性、 它不是吗？  其目的是为高侧 NFET 创建浮动偏置电压、在   该过程中不会限制 HI 输入 PW >50us。  该 Cboot 值  存在 PWM 信号占空比重叠的问题  、该占空比可能在接近或小于0.1us 的时间内转换。  竞争对手的栅极驱动器不会限制 HI/LI 脉冲<100ns、而是仅通过 MT 50ns。  通过   限制意外影响 Cboot 充电周期的脉冲<100ns、UCC 似乎没有保持先前行业的优先级。 谁知道<100ns 脉冲限制会影响 Cboot 充电周期？  如果 NDNR 或 第二代 修复 了<100ns 的脉冲限制、 40ns 的总 MT 似乎是静音点。

[引用用户="Richard Herring"] LI/HI 上的重叠 PWM 驱动本身不应影响 VDD 或 HB[/引用]的 UVLO 阈值

我指的是 HO 输出被驱动 至接近 HI 至 LI 转换 、从而导致 NFET 米勒平坦区 快速发生、 这似乎接近于 Qrr / TRR。  与    正弦或 互补成对的 PWM HI/LI 信号相比、20ns MT 和重叠 PWM 信号可能会产生什么结果？  UCC 似乎 表现出略低于 VDD (17V)的 LO 过冲 ，在慢速电流衰减中，低侧 NFET 结充当  饱和开关。 忘记快速 NFET 衰减 模式、 LO 下冲/过冲更严重100%。  

[引用 user="Richard Herring"]听起来您需要能够将 HO 和 LO 驱动器输出重叠、请进行确认。

否 、并且脚印引脚输出必须类似。 注意：  在   同一半桥的 LO/HO 上、80-60ns 死区时间是并发的、任何更高的死区时间都会在 PW 的 GToff 中心期间导致 LO 下冲振铃。

BTW：[引用用户="Richard Herring"] LI/HI 上重叠的 PWM 驱动本身不应影响 VDD 或 HB[/引用]的 UVLO 阈值

再强调一点、移除1000N 电容 VDD 引脚7至 COM 引脚5、3V3 PWM 瞬变通常峰值>6V 乘以50%。

再次强调 、VDD 偏置电容器引脚7 (10uf) 可能会导致 HO/LO 持续瞬态？  也许1000N VDD 偏置电容会减少 LO/HO 驱动振铃 、甚至 滤波 23-60MHz 共振！ 我们是否真的应该添加2500pf TIDA-00778 显示 HO/LO 输出、原因是什么 ？   在 该电路中添加栅极驱动电容的原因尚不明确、是否存在？    在不同 PWM 占空比下 VDD 偏置电容值小于10uf 是否会 导致 HO 驱动的 UVLO 电路出现问题？

理想  情况下 、为并联 NFET 驱动器选择了 IGPK 4A 、但    它是否不会干扰 HS-HO 应力、是否表现出驱动负载小于1A？