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[参考译文] LM5116:UVLO 引脚上的电流行为(分压器负载)

Guru**** 2587365 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/754660/lm5116-current-behaviour-at-uvlo-pin-voltage-divider-load

器件型号:LM5116

您好!

我必须准确地知道我的应用中的最大和最小 UVLO 阈值(相对于控制器容差的初级电压上升和下降)。

但我不确定 UVLO 引脚的电流是如何工作的。 为 电压偏差生成负载可能 会对上升和下降阈值电压产生影响。

在数据表中 、如果 UVLO 引脚上的电压为0V、通常值为5,4µA Ω。

但在上升电压下、该电流的行为是怎样的? 如果超过了大约1、215V 的内部基准电压、则会产生哪个电流?

我是否正确假设以下几点?

 在初级电压持续上升时、UVLO 引脚上的电压也会持续上升(从引脚流入偏置器的恒定电流约为5µA μ A、会导致偏移)。

如果达到1、215V 的内部基准、电流会降至大约零、那么对阈值电压没有影响?

(这将导致 UVLO 上的电压在内部基准附近出现非线性行为)

感谢你的帮助!

Thomas

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Thomas、

    您的假设是正确的。 这就是 UVLO 的行为方式。

    Sam
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Sam、您好!

    感谢您的回答、问题得到了解决!

    此致

    Thomas