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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/631044/tps53014-gate-resistor-of-drvl
您好！
我们收到了客户关于 TPS53014的问题。 请帮帮我们。
[问题] 我们的客户正在考虑在靠近低侧 FET 的位置使用栅极电阻器、以防止 DRVL 发生下冲。 栅极电阻器的建议值是多少？ 如果有更好的 DRVL 下冲解决方案、您能与我们分享吗？
此致、 tateo
Tateo、
您能否发送一个 DRVL 下冲看起来像的波形？ 通常不会放置一个电阻器、但如果需要、可以放置一个2.2欧姆的电阻器。 如果您希望减少开关节点振铃、则可以在 SW 节点与接地之间放置一个缓冲器。
此致、
Mathew
您好、感谢您的回复。 它们担心 DRVL 绝对额定值"-0.3V"。 他们认为 DRVL 因寄生电感而产生的振铃是在下冲小于-0.3V 时发生的。 他们正在尽可能考虑使用短栅极迹线。 但他们希望添加对策部分。 因此、他们正在考虑在靠近 FET 栅极的位置添加栅极电阻器。
请向我们提供您的意见。 如果在 DRVL 上发生-0.3V 以下的另一种可能性、请告诉我该示例和解决方案。
关键是在布局中、LDRV 布线下方具有接地平面、以保持较小的环路电感。 是的、可以放置一个小电阻值来抑制振铃。
