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[参考译文] TPS650864：TPS650864

admin
Guru**** 2347070 points
Other Parts Discussed in Thread: TPS650864
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/614595/tps650864-tps650864

器件型号：TPS650864

您好！

对于 TPS650864、在断电序列期间是否存在 CTL 信号时序容差的设计注意事项？ 我们在上电期间没有发现任何问题、但在断电期间、CTL2到 CTL1的偏移接近1ms。 我们不确定导致它的原因以及如何平衡这种差异时间。 尽管我们希望确保设计稳健性的原因、但我们的指定用途没有功能变化。

此外、这些新型 TPS650864采用了什么技术(LBC8或 LBC9)？ 这仅供我们参考、因为我们在客户的资质审核报告中进行了标记。

谢谢

Kuna Kishore

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    TI__Guru**** 2347070 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    我已将此 E2E 转发给负责的应用工程师、我们将尽快回复您。

    谢谢。

    Murthy
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    TI__Guru**** 2347070 points
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    您好、Kuna、

    CTL2之后使 CTL1变为低电平是 TPS65086470 OTP 通常的工作方式、如图6-5所示。 这允许 VCCO 在 VCC_AUX 和 VCC_INT 之前下降、如 Artix 7数据表中所述。 对于 CTL 引脚的任何加电/断电序列、PMIC 本身是可以的；应该检查它所连接的 FPGA 及其连接方式、尤其是在使用非 Artix 7 FPGA (这是可能的)的情况下。

    工艺技术信息不在 E2E 上共享。 如果这很重要、则可能会通过 NDA 从您当地的 TI 销售代表处获得该产品。
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    TI__Guru**** 2347070 points
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    谢谢 Kevin。 我们知道 CTL 的序列。 正如您所说、此 PMIC 在满足功能要求时不会出现加电/断电问题。 到目前为止、延迟对我们的测试没有任何不利影响。 但想知道是否有人有此问题，以及本论坛提出此类意见的可能原因/解决办法(如果有)。 再次感谢您的解释。